「connected node」を含む例文一覧(1658)
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第１レベルコンバータ回路２１の入力端子（ノードＮ１３）と、第１レベルコンバータ回路２１の出力端子（ノードＮ１４）との間にコンデンサＣ１からなるタイミング調整回路Ｔ１を接続した。 - 特許庁 - A controller area network (CAN) data link is formed so as to include a first node, a second node and a transformer circuit connected between the first and second nodes in order to form electric insulation.
コントローラエリアネットワーク（ＣＡＮ）データリンクは、第１のノードと、第２のノードと、電気的絶縁を形成するために第１のノードと第２のノードとの間に接続される変圧器回路と、を含むように形成される。 - 特許庁 - A D-type N-channel MOS transistor HND3, an I-type N-channel MOS transistor HN1, and an E-type N-channel MOS transistor HNE1 are connected in parallel between node N2 and node N3.
ノードＮ２とノードＮ３との間には、Ｄ型ＮチャネルＭＯＳトランジスタＨＮＤ３、Ｉ型ＮチャネルＭＯＳトランジスタＨＮ１、及びＥ型ＮチャネルＭＯＳトランジスタＨＮＥ１が並列に接続されている。 - 特許庁 - Data communication equipment is provided with a transmission side node 1 and a reception side node 2 connected with each other via a single physical line L1 and three logical lines L2 to L4 are set to the line L1.
データ通信装置は、１本の物理回線Ｌ１で接続された送信側ノード１と受信側ノード２とを備えており、物理回線Ｌ１には３本の論理回線Ｌ２〜Ｌ４が設定されている。 - 特許庁 - The first potential setting section 8 includes a first enhancement-type MOS transistor EP having a first conductive type, which is connected between a first reference potential node VDD and the intermediate potential node N1.
第１の電位設定部８は、第１の基準電位ノードＶＤＤと中間電位ノードＮ１との間に接続された第１の導電型を有するエンハンスメント型の第１のＭＯＳトランジスタＥＰを含む。 - 特許庁 - Each relay 30, 40 is interposed between the external power supply 10 and each power supply node N1, N2, electrically connected to the external power supply 10 by the charging plug 20, in an energizing path reaching from each power supply node N1, N2 to a power storage device 100.
リレー３０，４０は、充電プラグ２０によって外部電源１０と電気的に接続される給電ノードＮ１，Ｎ２から蓄電装置１００へ至る通電経路に介挿される。 - 特許庁 - A pull up drive circuit 21 which drives the transistor Q1 is provided with: a transistor Q3 supplying a clock signal CLK to a node N1 connected with the gate of the transistor Q1; and a booster circuit of the node N1.
トランジスタＱ１を駆動するプルアップ駆動回路２１は、トランジスタＱ１のゲートが接続するノードＮ１にクロック信号ＣＬＫを供給するトランジスタＱ３と、ノードＮ１の昇圧回路とを備える。 - 特許庁 - The circuit 50 includes a try state buffer 51 for amplifying the data of the bus node Nb1 and transmitting the amplified data to the bus node Nb2 and a try state buffer 52 connected to the buffer 51 in the reverse direction.
リピータ回路５０は、バスノードＮｂ１のデータをバスノードＮｂ２に増幅して伝達するためのトライステートバッファ５１と、トライステートバッファ５１と逆方向に接続されるトライステートバッファ５２とを含む。 - 特許庁 - The network is divided into a connection-oriented core network and a connectionless access network connected thereto, and a plurality of connections (permanent virtual routes (PVR)) are spread from an edge node to the other edge node in advance.
ネットワークはコネクションオリエンティッドなコア網とそこに接続されるコネクションレスなアクセス網に分かれていて、エッジノードからエッジノードへはあらかじめ複数のコネクション（パーマネントバーチャルルート（PVR）、とここでは呼ぶ）が張られている。 - 特許庁 - When one or more slave nodes are connected to the selected node, the control section 201 informs the user about the presence of the nodes to be disconnected from the network system together with the selected node (S506).
選択されたノードに子ノードが１つ以上接続されている場合、制御部２０１は、そのノードと共にネットワークシステムから切り離されるノードが存在することをユーザに通知する（Ｓ５０６）。 - 特許庁 - The Q value control circuit comprises: a current mirror amplifier 15 whose input terminal is connected to the resonance circuit connection node 21; a current mirror amplifier 16 whose input terminal is connected to the resonance circuit connection node 22; and an inductor 14 connected between output terminals of the current mirror amplifiers 15, 16 and electromagnetically coupled to the inductor 13.
Ｑ値制御回路は、入力端を共振回路接続ノード２１に接続したカレントミラー増幅器１５と、入力端を共振回路接続ノード２２に接続したカレントミラー増幅器１６と、カレントミラー増幅器１５、１６の出力端間に接続され、インダクタ１３に電磁結合されたインダクタ１４で構成する。 - 特許庁 - The level conversion circuit includes: a first transistor Q4A which is connected between an output terminal OUT and a low side power supply node S3 and whose gate is connected through a first capacitive element C1A to an input terminal IN; and a first current drive element I1A connected between the output terminal OUT and a high side power supply node S4.
レベル変換回路は、出力端子ＯＵＴとロー側電源ノードＳ３との間に接続し、ゲートが第１容量素子Ｃ１Ａを介して入力端子ＩＮに接続した第１トランジスタＱ４Ａと、出力端子ＯＵＴとハイ側電源ノードＳ４との間に接続する第１電流駆動素子Ｉ１Ａとを備える。 - 特許庁 - The converter 13 is composed of first and second transistors connected in series with a DC power supply, third and fourth transistors connected with input terminals in series, and a reactor L1 connected between the node of the first and second transistors and the node of the third and fourth transistors.
コンバータ１３は、直流電源に直列に接続される第１及び第２のトランジスタと、インバータ１５の入力端間に直列に接続された第３及び第４のトランジスタと、第１及び第２のトランジスタの節点と第３及び第４のトランジスタの節点との間に接続されたリアクトルＬ１とを備える。 - 特許庁 - It is confirmed whether the connected node is already searched for by another agent and when not, an entry-side IF of (S, G) is specified; and a node connected to the IF is specified and the processes are repeated until the root is reached, thereby outputting a multicast route.
接続されているノードが既に他のエージェントに探索されていないかを確認し、探索されていなければ、（Ｓ，Ｇ）の入り側ＩＦを特定し、そのＩＦに接続されているノードを特定し、ルートに達するまで繰り返し、マルチキャスト経路を出力する。 - 特許庁 - The address communication of the mobile communication terminal are composed of common information related to the specified node AN1 to which the mobile network A is connected and individual information not related to the specified node AN1 to which the mobile network A is connected.
移動通信端末のアドレス情報は、モバイルネットワークＡが接続する所定のノードＡＮ１に関連付けられている共通情報と、モバイルネットワークＡが接続する所定のノードＡＮ１に関連付けられていない個別情報とによって構成される。 - 特許庁 - A node between temperature sensing resistors Ru1 and Rd1 is connected through a temperature sensing resistor Ra to a minus input terminal of an amplifier A while the node between the sensing resistors Ru1 and Rd1 is connected to a plus input terminal of the amplifier A.
感温抵抗体Ｒｕ１とＲｄ１との接続点は感温抵抗体Ｒａを介して増幅器Ａのマイナス入力端子に接続され、感温抵抗体Ｒｕ１とＲｄ１との接続点は増幅器Ａのプラス入力端子に接続される。 - 特許庁 - This communication system is constituted of at least four switching nodes 102a to 102d, each switching node is mutually connected with at least three other switching nodes by each communication line and pieces of subscriber communication equipment 103a to 103d are connected with each switching node respectively.
通信システムが少なくとも４つのスイッチングノード１０２ａ〜１０２ｄで構成され、各スイッチングノードが、互いに少なくとも３つの他のスイッチングノードに各通信回線で接続され、各スイッチングノードにそれぞれ加入者通信装置１０３ａ〜１０３ｄが接続される。 - 特許庁 - A nonvolatile memory device disclosed here is connected between a 1st voltage and a control node, and includes; a 1st transistor controlled by a 2nd voltage; a 2nd transistor connected between the 1st voltage and the control node and controlled by a 3rd voltage; and a word line driver which drives a word line responding to the voltage of the control node.
ここに開示される不揮発性メモリ装置は、第１電圧と制御ノードとの間に連結され、第２電圧によって制御される第１トランジスタと、第１電圧と制御ノードとの間に連結され、第３電圧によって制御される第２トランジスタと、制御ノードの電圧に応答してワードラインを駆動するワードラインドライバとを含む。 - 特許庁 - The gates of the two TRs N1, N2 connected to the constant current source P11 of the bridge circuit 1 are used for bootstrap nodes F, and separation TRs N23, N26 are respectively connected, in between a control input node D applying switching control voltage to the bootstrap nodes and each bootstrap node corresponding to the node D.
ブリッジ回路１の定電流源Ｐ１１と接続される側の２つのトランジスタＮ１，Ｎ２の各ゲートをブートストラップノードＦとし、これらブートストラップノードにそれぞれスイッチ切替用の制御電圧を印加する制御入力ノードＤとこれに対応する各ブートストラップノードとの間に、分離用トランジスタＮ２３，Ｎ２６がそれぞれ接続される。 - 特許庁 - A local decoder 100 controlling activation of each word line WL comprises a transistor 101 connected between a node N0 and N2, a transistor 103 connected between power source voltage and the node N0, and an inverter 105 driving a word line with power source voltage Vcc or ground voltage Vss in accordance with voltage of the node N0.
各ワード線ＷＬの活性化を制御するローカルデコーダ１００は、ノードＮ０およびＮ２の間に接続されるトランジスタ１０１と、電源電圧ＶｃｃおよびノードＮ０の間に接続されるトランジスタ１０３と、ノードＮ０の電圧に応じてワード線を電源電圧Ｖｃｃまたは接地電圧Ｖｓｓで駆動するインバータ１０５とを含む。 - 特許庁 - A parallel computing system includes: a plurality of calculation nodes 120 which perform calculations; a management node 110 which is connected to the plurality of calculation nodes 120 and manages parallel calculations by the calculation nodes 120; and SSD 130 which is connected to the management node 110 and uses as a storage medium a semiconductor memory accessible from the management node 110 and the calculation nodes 120.
計算を行う複数の計算ノード１２０と、この複数の計算ノード１２０に接続され、この複数の計算ノード１２０による並列計算を管理する管理ノード１１０と、この管理ノード１１０に接続され、管理ノード１１０および複数の計算ノード１２０からアクセス可能な、半導体メモリを記憶媒体とするＳＳＤ１３０とを備える。 - 特許庁 - This circuit comprises a pre-charge circuit 41 which is connected between a first power source terminal and an output node N1 and precharges the output node N1 to the potential of the first power source terminal in accordance with a control signal, and a fuse bank 100 which is connected between the output node N1 and a second power source terminal and stores an address signal corresponding to a defective cell.
第１電源端子と出力ノードＮ１との間に接続され、制御信号に応じて出力ノードＮ１を第１電源端子の電位にプリチャージするプリチャージ回路４１と、出力ノードＮ１と第２電源端子との間に接続され、欠陥セルに対応するアドレス信号を貯蔵するヒューズバンク１００を含む。 - 特許庁 - The collectors of Q6 and Q10, which are the outputs of first and second current mirror circuits, are mutually connected and connected to the node of an optional amplifier circuit and a reference power supply line 6 as well.
第１及び第２カレントミラー回路の出力であるＱ６およびＱ１０のコレクタは互いに接続され、演算増幅回路と基準電源線６との節点にも接続される。 - 特許庁 - The source of a PMOS 25 for outputting currents is connected to the node N20, and the drain of the PMOS 25 is connected to a current-outputting terminal which outputs a driving current OUTi.
ノードＮ２０には電流出力用のＰＭＯＳ２５のソースが接続され、このＰＭＯＳ２５のドレインが駆動電流ＯＵＴｉを出力する電流出力端子に接続されている。 - 特許庁 - A capacitor is formed on the insulation layers so as to be electrically connected to the node contact, and an intermediate contact is formed on the second insulation layer so as to be electrically connected to the lower contact.
キャパシタをノードコンタクトと電気的に接続されるよう絶縁層の上に形成し、中間コンタクトを下部コンタクトと電気的に接続されるよう第二の絶縁層上に形成する。 - 特許庁 - By this setup, an N-type diffusion layer 34a connected to a capacitor node 24 and an N-type diffusion layer 34b connected to a bit line 5 are covered with a spacer insulating film 37.
これにより、キャパシタノード２４に接続されるｎ型拡散層３４ａ上と、ビット線５に接続されるｎ型拡散層３４ｂ上はスペーサ絶縁膜３７で覆われている。 - 特許庁 - The node interconnection device 10 is equipped with a control transmitting/receiving unit 20 connected to the nodes to make communications with them and a lock control unit 30 connected to the control transmitting/receiving unit 20.
このノード間接続装置１０は、複数のノードと通信可能に接続された制御送受信部２０と、その制御送受信部２０と接続されたロック制御部３０とを備える。 - 特許庁 - The sealing ring 60 is connected to a noise isolator 70 via the p-type semiconductor region 35 and is connected electrically to an external low-impedance node (not shown) via the noise isolator 70.
シールリング６０はｐ型半導体領域３５を介してノイズアイソレータ７０に接続されており、ノイズアイソレータ７０を介して外部の低インピーダンスノード（図示せず）と電気的に接続されている。 - 特許庁 - The resistive elements and the capacitative elements are alternately connected so as to have a loop form, and the input terminals and the output terminals are sequentially and alternately connected to each node between the resistive elements and the capacitative elements.
抵抗素子と容量素子は交互にループ状に接続され、抵抗素子と容量素子間の各ノードに対して順次、入力端および出力端が交互に接続される。 - 特許庁 - The distribution network 10 includes a set of base nodes KNL connected in series to a content distributor and a set of branch nodes BNL1-BNL3 connected in series to each base node.
配信網１０は、コンテンツ配信元から直列接続される基幹ノードの列ＫＮＬと、基幹ノード列の各基幹ノードに直列接続される分岐ノードの列ＢＮＬ１〜ＢＮＬ３を有する。 - 特許庁 - Also, the phase compensation capacitor element C1 is connected to the connection node N5 of the constant current source MP21 and the transistor MP23 at one end, and connected to the output terminal OUT at the other end.
又、位相補償容量Ｃ１は、一端が定電流源ＭＰ２１とトランジスタＭＰ２３との接続ノードＮ５に接続され、他端が出力端子ＯＵＴに接続される。 - 特許庁 - The transistor has its gate and source commonly connected to the source of a power MOS transistor 2 to form a common potential node ND, and has its drain connected to the gate of the power MOS transistor 2.
このトランジスタは、そのゲートとソースがパワーＭＯＳトランジスタ２のソースに共通接続されて共通電位ノードＮＤを形成し、ドレインがパワーＭＯＳトランジスタ２のゲートに接続されている。 - 特許庁 - In a transistor TR for a switching, first source/drain regions 11 are connected to the storage node electrode layers 4, and a second source/drain region 12 is connected to a bit line 23.
スイッチング用のトランジスタＴＲは、その第１のソース・ドレイン領域１１がストレージノード電極層４に接続され、第２のソース・ドレイン領域１２がビット線２３に接続されている。 - 特許庁 - A charge pump circuit comprises a plurality of charge pump cells, including an output node for transmitting charges respectively, a pumping node to which clock signals are inputted, and a pumping capacitor connected between the output node and the pumping node to save charges, repeats charge/discharge operations and precharge operation, in response to a plurality of clock signals.
それぞれ電荷を伝達する出力ノード、クロック信号が入力されるポンピングノード、及び出力ノードとポンピングノードとの間に連結して電荷を保存するためのポンピングキャパシタを備える複数の電荷ポンプセルで構成され、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復する電荷ポンプ回路である。 - 特許庁 - In the second state, after a current from the second node ND2 to the first node ND1 flows to the coil L in a state where the coil L and the load 30 are electrically cut off, the coil L and the load 30 are electrically connected, and the current from the second node ND2 to the first node ND1 flows to the load 30 and charged to the capacitive element C.
第２状態では、コイルＬと負荷３０とが電気的に切り離された状態で、第２ノードND2から第１ノードND1へ向かう電流がコイルＬに流れた後、コイルＬと負荷３０とが電気的に接続されて、第２ノードND2から第１ノードND1へ向かう電流が負荷３０を流れるとともに容量素子Ｃに充電される。 - 特許庁 - To allow the processing timing of a node to be re-incorporated so as to be coincident with that of an operating node without interrupting the processing of the operating node when re-incorporating the stopped node to a system concerning a fault tolerant computer system which includes a plurality of nodes which are connected to one another via a network so as to independently perform the same processing in the respective nodes in parallel.
ネットワークを介して相互に接続された複数のノードを備え、各ノードにおいて同じ処理を独立に並列実行させるフォールトトレラントコンピュータシステムにおいて、停止していたノードを再度システムに組込む際に、稼働中ノードの処理を中断することなく、再組込みするノードを稼働中ノードと処理タイミングを一致化させる。 - 特許庁 - The encoding circuit for the semiconductor device is provided with a precharge node; a first PMOS transistor for supplying a power supply voltage to the precharge node; a plurality of NMOS transistors, connected in parallel between the precharge node and a ground power source and driven by a plurality of external signals; and an output means for outputting encoding signal according to the logical state of the precharge node.
プリチャージノードと、前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記プリチャージノードと接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段とを備える。 - 特許庁 - Through the Internet of best-effort basis service, a receiving node informs a transmission node of addresses assigned by a plurality of connection points to which the receiving node is connected and the transmission node properly selects the plurality of connection points and transmits data to avoid the loss and delay of data due to trouble and congestion of the network, thereby improving the throughput.
ベストエフオート型サービスのインターネット網において、受信ノードが接続する複数の接続ポイントから割り当てられたアドレスを送信ノードに通知し、送信ノードはその複数の接続ポイントを適宜選択してデータを送信することにより、ネットワークの障害や輻輳によるデータの損失や遅延を避け、スループットの向上を図る。 - 特許庁 - A node N1-1 of a node redundancy object is connected to a layer-2 network via different links L1-12, L1-13 and different two nodes N1-2, N1-3 and the links are dynamically controlled so that the connection of the node N1-1 and the layer-2 network does not become a loop connection, thereby achieving layer-2 node redundancy.
ノード冗長対象のノード−Ｎ１−１のレイヤ２ネットワークへの接続を、異なるリンク−Ｌ１−１２、Ｌ１−１３と異なる二つのノード−Ｎ１−２、Ｎ１−３を介して行い、ノード−Ｎ１−１とレイヤ２ネットワークとの接続がループ接続とならないように、動的にリンクを制御して、レイヤ２でのノード冗長を実現する。 - 特許庁 - To provide a mobile communication system which enables a handover process for a mobile station even when the mobile station has a relay node connected thereto.
リレーノードが接続された場合であっても、移動局のハンドオーバ処理を実現することができる移動通信システムを提供する。 - 特許庁 - A client terminal 101, a transmission device 103, and an auxiliary storage node 105 loaded with a storage device 151 are connected to a network.
クライアント端末１０１と、伝送装置１０３と、記憶装置１５１を搭載した補助記憶ノード１０５とをネットワークに接続する。 - 特許庁 - A master node 110 transmits a probe packet 140 for confirming the state of a network connected onto a ring, in both directions of the ring.
マスタノード１１０は、リング上に接続されたネットワークの状態を確認する為のプローブパケット１４０をリングの両方向に送信する。 - 特許庁 - The proxy management device 112 collects/stores management information of each object from each IP device connected to the same communication node.
代理管理装置１１２は、同一の通信ノードに接続された各ＩＰ装置から、各オブジェクトの管理情報を収集・保存する。 - 特許庁 - A load circuit 2 is provided with a current source 23 directly connected between one end of the output signal line 12 and a source power node Vss.
負荷回路２は、出力信号線１２の一端とソース電源ノードVssとの間に直接接続される電流源２３を備える。 - 特許庁 - Therefore, the impedance of the ESD protection element 13 connected between the connection node A and the actual ground terminal GND becomes almost zero.
このため、接続ノードＡと実際の接地端子ＧＮＤの間に接続されたＥＳＤ保護素子１３のインピーダンスはほぼ零となる。 - 特許庁 - A coil 4 is wound around the magnetic body 3 and also electrically connected between a power circuit 5 and an earth ground node GND.
コイル４は、磁性体３の周囲に巻回されるとともに、電源回路５と、接地ノードＧＮＤとの間に電気的に接続される。 - 特許庁 - The clamp circuit 46, like the pull-down transistor T1, controls a potential at a node ND with the second end of the capacitor C1 connected.
クランプ回路４６は、プルダウン用のトランジスタＴ１と同様に、キャパシタＣ１の第２端が接続されたノードＮＤの電位を制御する。 - 特許庁 - A gate of the transistor M2 bringing an output signal Y in a low level is connected to a node β of a second gate signal generator 13A.
出力信号ＹをロウレベルにするためのトランジスタＭ２のゲートを、第２ゲート信号生成部１３Ａのノードβに接続する。 - 特許庁 - To provide a multi-node computer system including a plurality of I/O nodes, CPU nodes, memory nodes, and hybrid nodes connected via an interconnect.
相互接続を介して接続された複数の、Ｉ／Ｏノード、ＣＰＵノード、メモリノードおよびハイブリッドノードを含むマルチ・ノードコンピュータを提供する。 - 特許庁 - A node Nb formed by the other electrode of the Cf is grounded via a switch SW2, and connected to the Vin via a switch SW3.
Ｃｆの他方の電極が形成するノードＮｂは、スイッチＳＷ２を介して接地され、スイッチＳＷ３を介してＶｉｎと接続する。 - 特許庁
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