「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 91 92 93 94 95 96 97 98 99 .... 274 275 次へ＞- When an external address signal MA indicates an address set by the address control circuit, the address is transferred to the redundant memory block and then a defective type of the memory cell is replaced with a spare byte of the memory cell to improve the yield.
外部アドレス信号（ＭＡ）がアドレス制御回路によって設定されたアドレスと同一であるときには、そのアドレスは冗長メモリ・ブロックに転送され、それによって、メモリ・セルの欠陥バイトは、メモリ・セルのスペア・バイトを用いて代替され、歩留りが改善される。 - 特許庁 - The control logic circuit part 31 next generates error detecting data by a predetermined arithmetic expression using the read memory data, and stores the generated error detecting data and the memory data read from the external memory 2 in a data holding register 34.
そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。 - 特許庁 - Insulating films 5 with charge storage layers 5b formed therein are formed between a memory gate electrode MG6n and a p-type well PW1 and between a control gate electrode CG4n and a memory gate electrode MG6n of a split-gate type nonvolatile memory.
スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧ６ｎとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧ４ｎとメモリゲート電極ＭＧ６ｎとの間には、内部に電荷蓄積層５ｂを有する絶縁膜５が形成されている。 - 特許庁 - The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.
半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁 - In the semiconductor device, a plurality of memory cells each composed of a memory transistor having a floating gate electrode FG and a control transistor connected to the memory transistor in series are arranged in an array shape in X and Y directions on the main surface of a semiconductor substrate.
フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。 - 特許庁 - The consumable article container has a memory circuit equipped with a memory, an antenna capable of carrying out non-contact communication with an external transmitting receiving part, and a control part for controlling the non-contact communication and controlling access to the memory.
本発明の消耗品容器は、メモリと、外部の送受信部と非接触通信を行うことが可能なアンテナと、前記非接触通信の制御と前記メモリへのアクセスの制御とを行うための制御部と、を備えたメモリ回路を備える。 - 特許庁 - To provide a laminated memory device which can prevent deterioration in performance of the refresh operation of a first memory caused by influence of a heat radiated from other memories different from the first memory in a plurality of memories, and to provide its refresh operation control method.
複数のメモリの内の第１メモリとは異なる他のメモリが放出する熱の影響を受けて、第１メモリのリフレッシュ動作の性能が劣ることを防止することができる積層型メモリ装置及びそのリフレッシュ動作制御方法を提供する。 - 特許庁 - An RFID tag includes an antenna, an RF interface coupled with the antenna and a non-volatile memory including a plurality of memory cells, at least one of the memory cells including a floating gate, a control gate and a dielectric therebetween.
ＲＦＩＤタグは、アンテナ、該アンテナと結合されたＲＦインタフェース、及び非揮発性メモリを具え、該非揮発性メモリは複数のメモリセルを具え、該メモリセルの少なくとも一つがフローティングゲート、コントロールゲート、及びこの両者間に設置された誘電質を具えている。 - 特許庁 - A memory cell formed in a memory cell region has a memory gate electrode MG formed in a side wall shape on a side wall of a control gate electrode CG with a potential barrier film EV1, a charge storage film EC, and a potential barrier film EV2 interposed.
メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。 - 特許庁 - Thereby, potential variation of a floating node at the time of holding data in a cross point type ferroelectric memory is prevented, while in an amplification type memory having a sense transistor Ts, timing control of data read-out operation from a memory cell can be simplified remarkably.
これにより、クロスポイント型強誘電体メモリにおけるデータ保持時の浮遊ノードの電位変動を防ぐとともに、センストランジスタＴｓを有する増幅型のメモリにおいて、メモリセルからのデータ読出動作のタイミング制御を著しく簡略化させる。 - 特許庁 - A frame synchronizer 10 is composed of a buffer memory 14 for sequentially storing an input image data stream supplied in synchronism with a first synchronizing signal and of a memory control part 15 for reading image data from the buffer memory 14 in synchronism with a second synchronizing signal.
フレームシンクロナイザ１０は、第１の同期信号に同期して供給される入力映像データストリームを順次記憶するバッファメモリ１４と、第２の同期信号に同期してバッファメモリ１４から映像データを読み出すメモリ制御部１５とを有する。 - 特許庁 - The memory card control machine 20 simulates a standard memory card output/input interface and a protocol, transmits the instruction of the digital device and the data, passes the radio communication interface module, controls the memory loading body and acquires the accessed data.
このメモリーカード制御機２０は標準のメモリーカード出入力インターフェイス及びプロトコルをシミュレーションし、デジタル装置の命令とデーターを伝送し、並びに無線通信インターフェイスモジュールを通り、メモリーロード体を制御し、アクセスしたデーターを取得する。 - 特許庁 - A memory control apparatus includes: a plurality of setting output units each configured to output setting information for setting operation of each of a plurality of memory cells; and a plurality of selection units each configured to select operation or stop of the operation of each of the plurality of memory cells in accordance with the setting information.
複数のメモリセルの動作を設定する設定情報をそれぞれ出力する複数の設定出力部と、前記設定情報に応じて前記複数のメモリセルの動作または停止をそれぞれ選択する複数の選択部と、を有する。 - 特許庁 - Memory transistors MA which have floating gates and control gates, and N channel MOS transistors QA of which the gates are connected to the floating gates of the memory transistors and which turns on or off in accordance with the storage data of the memory transistors MA, are included in the semiconductor integrated circuit device.
この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。 - 特許庁 - A memory control unit 23 controls the first memory 5 to successively store the log information generated by the log generation unit 15 and controls the second memories 21a-21c to successively store the log information stored in the first memory 5 according to a storage change setting.
メモリ制御部２３は、ログ生成部１５で生成されたログ情報を第１のメモリ５に順次記憶制御するとともに、記憶変更設定に従って第１のメモリ５に記憶されたログ情報を第２のメモリ２１ａ〜２１ｃに記憶制御する。 - 特許庁 - To provide a memory control unit that eliminates the need for management by large-scale software, can reduce the power consumption under simple constitution, and never decreases in performance by setting a standby mode of a memory after access according to the kind of a device accessing the memory.
メモリにアクセスする機器の種類に基づいて、アクセス終了後のメモリの待機モードを設定して、大規模なソフトウェアによる管理が不要で、簡単な制御で消費電力を低減出来、性能が低下しないメモリ制御装置の提供。 - 特許庁 - The resistance value of a resistor array 7 is set by control from a memory block 10 provided with a memory cell array composed of a read only memory element electrically writable only once to which the information of the resistance value to be an optimum offset voltage is written.
最適なオフセット電圧となる抵抗値の情報を書き込んだ電気的に一度だけ書き込み可能な読み出し専用のメモリ素子からなるメモリセルアレイを有するメモリブロック１０からの制御により抵抗アレイ７の抵抗値を設定する。 - 特許庁 - When a memory stick 10 is housed in a memory card housing 20, a display control part 33 reads, for instance, information of a FAT(file allocation tables) from the memory 10 to calculate empty capacity and also displays the calculated free capacity on a displaying part 23.
メモリースティック１０をメモリーカード収納器２０に収納したとき、表示制御部３３によってメモリー１０から例えばＦＡＴの情報を読み出して空き容量を算出すると共に、この算出した空き容量を表示部２３に表示する。 - 特許庁 - The controller is provided with a plurality of communicating parts 11 connectable to a network, a shared memory 28 and a control part 12 (data sharing part 32) for storing the same information in the shared memory and a memory 1a in the PLC by data transmitted and received through the communicating parts.
ネットワーク接続可能な複数の通信部１１と、共有メモリ２８と、通信部を介して送受するデータにより、共有メモリとＰＬＣ内のメモリ１ａに同一の情報を記憶させる制御部１２（データ共有部３２）を備えた。 - 特許庁 - Then, a communication control part 13 down-loads the PC machine word 19 to the PC 20 side, and when any held variable whose memory allocating position (address) is changed is present, reads the held variable data from a data memory 22, and writes the data in a new memory allocating position.
そして、通信制御部１３は、ＰＣマシン語１９をＰＣ２０側にダウンロードすると共に、メモリ割付位置（アドレス）が変わった保持変数がある場合には、データメモリ２２から保持変数のデータを読み出して、新たなメモリ割付位置に書込む。 - 特許庁 - A memory control unit generates a plurality of commands, where a transfer unit is smaller than that of a memory access request, and alternately issues the plurality of commands to memories for each request source, when a plurality of request sources perform memory access requests.
メモリ制御装置は、転送単位がメモリアクセス要求の転送単位より小さい複数のコマンドを生成し、メモリアクセス要求が複数の要求元から行われている場合、前記複数のコマンドをメモリに対し要求元毎に交互に発行する。 - 特許庁 - To provide an address mapping method facilitating memory control, surely storing a boot loader area without increasing the number of part items and a mounting area, and securing a memory area in a memory device as one continuous area.
メモリ管理が容易で部品点数や実装面積を増大させずにブートローダ領域を適確に格納できると共に、メモリデバイスにおけるメモリ領域を連続した１つの領域として確保できるメモリ用アドレスマッピング方法を提供すること。 - 特許庁 - A memory access control circuit 4 determines a memory block accessed from the CPU 1 and a memory block accessed from the RTD 3, and, if the blocks are different, permits the simultaneous access by the CPU 1 and the RTD 3 to the RAM 2.
メモリアクセス制御回路４は、ＣＰＵ１からアクセスされたメモリブロックとＲＴＤ３からアクセスされたメモリブロックを判定し、これらが異なるブロックである場合は、ＲＡＭ２に対するＣＰＵ１およびＲＴＤ３による同時アクセスを許可する。 - 特許庁 - A memory cell power source control circuit 3 controls a power source (memory cell power source VDDM1) of a memory cell 1 of a column selected during write-in of data to a lower voltage value than a VDD level decided by divided voltage ratio of P type MOS transistors QP6 and QP7.
メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。 - 特許庁 - Every time image data for one page processed by an image processing part 213 is stored in a page memory 215, a memory/HDD control part 214 reads out the image data, and divides and transfers the same to the HDD218 and a storage memory 217 to be written.
メモリ／ＨＤＤ制御部２１４は、画像処理部２１３によって画像処理が施された１ページ分の画像データがページメモリ２１５に蓄積される度に、その画像データを読み出し、ＨＤＤ２１８と蓄積メモリ２１７に分けて転送して書き込む。 - 特許庁 - To provide a device and a method for highly reliable memory control which allow the device having a memory mounted to operate normally without malfunctioning when source voltage is interrupted during the writing of data to the memory and later recovers to a specific value.
メモリにデータを書込み中に電源電圧が切断され、その後、所定値に復帰した場合、上記メモリが搭載された装置が誤動作せず、正常に稼動することのできる信頼性の高いメモリ制御装置およびメモリ制御方法を提供する。 - 特許庁 - A control program 22 accesses to the flash memory 27 by using one of code sets prepared, and when it does not receive a response from the flash memory 27 in a fixed period of time, it accesses again to the flash memory 27 by using the next code set (Sequence 1 and 2).
制御プログラム２２は、用意してあるコードセットのうちの１つを用いてフラッシュメモリ２７にアクセスし、一定時間の間にフラッシュメモリ２７からの応答が得られなかった場合、次のコードセットを用いて再度フラッシュメモリ２７にアクセスする（シーケンス▲１▼、▲２▼）。 - 特許庁 - The computer is provided with plural communication parts 11 capable of network connections, a shared memory 28 and a control part 12 (data sharing part 32) for storing the same information in the shared memory and a memory 1a inside the PLC corresponding to data transmitted/received via the communication parts.
ネットワーク接続可能な複数の通信部１１と、共有メモリ２８と、通信部を介して送受するデータにより、共有メモリとＰＬＣ内のメモリ１ａに同一の情報を記憶させる制御部１２（データ共有部３２）を備えた。 - 特許庁 - When the printer engine unit 30 receives the code data of paper size of a next page, different from a page under printing in the printer engine unit 30, a memory control unit 29 secures a new band memory suitable for the printing of the next page on the blank area of the buffer memory unit 27.
プリンタエンジン部３０で印字中のページと異なる用紙サイズの次ページの符号データを受信部２１で受信した場合、メモリ制御部２９は、バッファメモリ部２７の空き領域に次ページを印刷するのに適した新しいバンドメモリを確保する。 - 特許庁 - When a memory area X for a first virtual machine is reallocated to a second virtual machine, a real memory configuration control part 1120 assigns only the management right first, and assigns the usage right when the second virtual machine actually accesses the memory area X.
第１の仮想計算機のメモリ領域Ｘを第２の仮想計算機に割り当てる場合、実メモリ構成制御部1120は、まず管理権だけを移譲し、利用権は第２の仮想計算機が実際にメモリ領域Ｘをアクセスした時点で移譲する。 - 特許庁 - The plurality of memory chips are connected in series, the read-out control circuit and the read-out controller in each of a plurality of memory chips are operated so that the E-fuse data can be sequentially read across the plurality of memory chips.
前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々内の前記読み出し制御回路及び前記読み出し制御器は、前記複数のメモリチップを横切ってＥ−ヒューズデータを順次に読み出すことを可能とするように作用する。 - 特許庁 - Then, the control circuit executes verification for the first memory cell of the first block and, if the verification is passed, reads data stored in the first memory cell of the first block and data stored in the second memory cell of the second block.
その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。 - 特許庁 - Such a constituted lamination memory can reduce a size by making a loading of a fuse element and the relief control circuit on the memory core chips MC unnecessary and can reduce the number of the bonding signals between the chips between the memory core chips MC and the fuse chips HC.
このように構成された積層メモリは、メモリコアチップＭＣにヒューズ素子や救済制御回路を搭載不要としてサイズを縮小でき、メモリコアチップＭＣとヒューズチップＨＣの間のチップ間接合信号数を削減することができる。 - 特許庁 - A service permission ticket(SPT) as a memory access control ticket is outputted from an access device to a memory-mounted device to carry out processing according to file designation and access mode designation data described in the ticket (SPT) by the memory-mounted device.
メモリ搭載デバイスに対して、アクセス機器からメモリアクセス制御チケットとしてのサービス許可チケット（ＳＰＴ）を出力し、チケット（ＳＰＴ）に記述されたファイル指定、アクセスモード指定データに従った処理をメモリ搭載デバイスにおいて実行する構成とした。 - 特許庁 - To provide a cache memory device which can smoothly freeze ≥2 ways without decreasing the throughput of a cache memory although its circuit constitution is simple and realize a cache memory function complying with needs and its control method.
簡素な回路構成を備えながらも、キャッシュメモリのスループットを低下させることなく２以上のウエイを対象に円滑なフリーズ処理が実行でき、ニーズに対応したキャッシュメモリ機能が実現できるキャッシュメモリ装置及びその制御方法を提供する。 - 特許庁 - To provide a semiconductor memory device and a memory system which perform standing-by in low power consumption when there is no need for read/write access and perform access without a delay when read/write access is required, and to provide a refresh control method for a semiconductor memory device.
リードライトアクセスが必要ないときに低消費電力で待機すると共に、リードライトアクセスが必要になったときに遅滞なくアクセスできる半導体記憶装置、メモリシステム及び半導体記憶装置におけるリフレッシュ制御方法を提供する。 - 特許庁 - In the memory device 100, a memory controller 10 allocates 1st identification numbers which are mutually different (unique) to DIMMs 11a to 11d in initialization so that when a memory is accessed, one DIMM does not occupy a control signal bus 102.
メモリ装置１００によれば、メモリアクセスを行うときに１つのＤＩＭＭによって制御信号バス１０２が占有されないように、初期化のとき、メモリコントローラ１０は、重複しない（ユニークな）第１識別番号をＤＩＭＭ１１ａ〜１１ｄに割当てる。 - 特許庁 - To provide a control system, capable of setting correct change data to a flash memory to compensate normal starting and operation of a device by adding a function for reviewing and verifying data written in the flash memory after writing to the flash memory.
フラッシュメモリへ書き込みを行った後に、フラッシュメモリに書き込まれたデータを読み返し、検証する機能を追加することにより、フラッシュメモリに正しい変更データが設定でき、装置が正常に起動、動作することを補償する制御システムを提供する。 - 特許庁 - A data input circuit 4 writes the data into the nonvolatile memory cell of the memory cell array 1 to be selected by an address decoder 2, and at this time, the input data D0-D7 from the writing data control circuit 3 or the aforementioned fixed data are written into the nonvolatile memory cell.
データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。 - 特許庁 - The circuit further includes control circuitry for replacing an addressed column of memory cells with a redundant column of memory cells upon an affirmative determination that a set of storage elements identify the addressed column of memory cells as being defective.
本回路は、更に、１組の格納要素がメモリセルからなるアドレスされた列が欠陥性であることを識別する肯定的決定により、メモリセルからなるアドレスされた列をメモリセルからなる冗長列と置換させる制御回路を有している。 - 特許庁 - A flag 22 is provided corresponding to an image memory 21 and a flag setting means 71 capable of setting the prohibition of writing to the flag 22 and a memory control means 72 not overwriting image data on the image memory 21 corresponding to the flag 22 are provided.
画像メモリ２１に対応してフラグ２２を設け、フラグ２２に書き込み禁止を設定できるようにしたフラグ設定手段７１と、フラグ２２に対応する画像メモリ２１へは画像データを上書きしない記憶制御手段７２を備えた。 - 特許庁 - A memory cell power control circuit 3 controls the power source (memory cell power VDDM1) of the memory cell 1 of a column selected when writing data to a voltage value lower than a VDD level decided by the voltage dividing ratio of P type MOS transistors QP6 and QP7.
メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。 - 特許庁 - If determined that the pixel is the access candidate or the number of stored pixels exceeded the maximum number of storage pixels, the data storage control unit 121 changes the memory bank of the storage target to a next memory bank, and stores data on the pixels in the changed next memory bank.
アクセス候補であると判定された場合、または、最大格納画素数を超えたと判定された場合、データ格納制御部１２１は、格納対象のメモリバンクを、次のメモリバンクに変更し、変更した次のメモリバンクに、画素のデータを格納させる。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array in which electrically re-writable nonvolatile memory cells are arranged, a first register group 9-1 holding control data used for operation control, an adjusting data storing region storing adjusting data for finely adjusting the control data set in the memory cell array, and a second register group 9-2 holding the adjusting data read from the adjusting data storage region.
不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、動作制御に用いられる制御データを保持する第１のレジスタ群９−１と、前記メモリセルアレイ内に設定された、前記制御データを微調整するための調整データを記憶する調整データ記憶領域と、前記調整データ記憶領域から読み出された調整データを保持する第２のレジスタ群９−２と、を有する。 - 特許庁 - To improve an erase speed of a twin MONOS cell by applying a negative voltage to a word gate adjacent to a control gate in a selected memory and changing the distribution of high energy holes generated on a junction end portion under the control gate of the memory.
選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。 - 特許庁 - A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.
アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁 - To improve the accessing efficiency in switching a bank by moving the access to another bank in a clock cycle where the data is not exchanged in a bank, in a memory control device and a memory control method for controlling SDRAM composed of plural banks.
複数のバンクからなるＳＤＲＡＭを制御するメモリ制御装置及び方法において、そのバンクでデータのやり取りがなされていないクロックサイクルに別のバンクにアクセスを移し、バンクを切り換えたときのアクセス効率を上げることができるようにする。 - 特許庁 - The host processor 100 comprises a memory installation slot 120 to install a specific external memory 200, an instruction input means 130 to direct a specific operation, and a system control module to control operations of the device 100.
ホスト処理装置１００は、特定の外部記憶媒体２００を収容するためのメモリ収容溝１２０と、特定の動作を指示するための命令入力手段１３０と、本装置１００の動作を制御するためのシステム制御モジュールとを備える。 - 特許庁 - A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.
セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁 - The control signals 21 to 25 are switched by the switching circuit 27 in a signal order according to the terminal arrangement order of the memory terminals 21a to 27a of the memory chips CC2, and then allocated to control terminals P21 to P27.
また制御用信号２１乃至２５は、切替回路２７によってメモリチップＣＣ２のメモリ端子２１ａ乃至２７ａの端子配列順序に応じた信号順序で切り替えられた上で、制御端子Ｐ２１乃至Ｐ２７に割り当てられる。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
