「control memory」を含む例文一覧(13720)
＜前へ 1 2 .... 90 91 92 93 94 95 96 97 98 .... 274 275 次へ＞- To provide an information processing system and the control method, an information processing device and the control method and a computer readable memory capable of efficiently transmitting a document.
文書を効率的に送信することができる情報処理システム及びその制御方法、情報処理装置及びその制御方法、コンピュータ可読メモリを提供する。 - 特許庁 - The writing and erasure for the non-volatile memory module is executed according to the control so that flexible control can be executed in both prototype evaluation and real operation.
不揮発性メモリモジュールに対する書込み及び消去をその制御プログラムに従って実行するから、試作評価、実動作の双方において柔軟な制御が可能になる。 - 特許庁 - Deceleration control is performed by controlling a linear valve and a pressure reducing valve connected to each wheel cylinder from a hydraulic pressure source, by a control unit having a memory unit such as a table.
減速度制御はテーブル等のメモリユニットを有する制御ユニットにより液圧源から各ホイールシリンダに接続されるリニア弁と減圧弁とを制御することにより行なう。 - 特許庁 - A CPU reads the evaluation value from the general purpose memory through a bypass I/F and performs control of a focus, the control of an exposure and color calibration, etc., according to the evaluation value.
ＣＰＵは、バイパスＩ／Ｆを通じて評価値を汎用メモリから読み出し、この評価値に従って焦点の制御、露光量の制御、及び色校正などを行う。 - 特許庁 - To provide a remote controller and a remote control system, capable of easily connecting an external memory irrespective of the installation location of an external device being an object for remote control.
遠隔操作の対象となる外部装置の設置場所に拘わらず、外部メモリーを容易に接続可能なリモートコントローラーおよび遠隔制御システムを提供する。 - 特許庁 - To continue to control a vehicle using environmental information at high control accuracy even when environmental information stored in a memory has been cleared.
メモリに記憶している環境情報がクリアされてしまった場合でも、環境情報を用いた車両の制御を高い制御精度で継続して行えるようにする。 - 特許庁 - To provide a device for generating a control signal to control a switch module by adjusting a pulse width based on the operation voltage of a memory, and its related method.
メモリーの動作電圧に基づいてパルス幅を調整し、これによってスイッチモジュールを制御する制御信号を生成する装置及び関連方法を提供する - 特許庁 - A video recording control section 1042 performs video recording control of a television picture on the basis of an instruction of the emergency information recognizing section 1041 and stores it in a memory 105.
録画制御部１０４２は緊急情報認識部１０４１の指示に基づき当該のテレビ画面の録画制御を行いメモリ１０５への保存を行う。 - 特許庁 - PRINTER, PRINTING SYSTEM, CONTROL METHOD FOR PRINTER, CONTROL METHOD FOR PRINTING SYSTEM, AND MEMORY MEDIUM STORING PROGRAM READABLE BY COMPUTER
印字装置並びに印字システム並びに印字装置の制御方法並びに印字システムの制御方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 - 特許庁 - The isolation transistors, isolation control signal ϕt, and sense amplifier activation signal SAE function as an isolation control means so as to maintain constant write time of the memory cells.
分離トランジスタ、分離制御信号φｔ、及びセンスアンプ活性化信号ＳＡＥは分離制御手段として、メモリセルの書き込み時間を一定にするように機能する。 - 特許庁 - The contents of this signal are identified by an identifying part and the controlling part controls a control outputting part according to the contents of the control order data stored in the memory part (14).
この信号の内容は識別部にて識別し、制御部がメモリー部に記憶された制御順データの内容に従って制御出力部を制御する（１４）。 - 特許庁 - A bus controller +(4) which performs bus control over an external memory (2) is equipped with instruction buffers (Buf4, Buf8, and BufC), flags (Flg4, Flg8, and FlgC) intrinsic to the instruction buffers, and a buffer control circuit (30).
外部メモリ（２）のバス制御を行うバスコントローラ（４）は、複数個の命令バッファ（Ｂｕｆ４，Ｂｕｆ８，ＢｕｆＣ）、夫々の命令バッファに固有のフラグ（Ｆｌｇ４，Ｆｌｇ８，ＦｌｇＣ）、及びバッファ制御回路（３０）を備える。 - 特許庁 - This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.
半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁 - The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.
ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁 - In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.
第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁 - Also, when the file control software transmits a data transfer demand signal to the control circuit 22, the control circuit 22 transmits file content data indicated by the signal to the personal computer 30, and the file control software preserves the data in a memory storage 33.
また、ファイル管理ソフトがデータ転送要求信号を制御回路２２へ送信すると、制御回路２２は、その信号により指示されたファイルの内容データをパソコン３０へ送信し、ファイル管理ソフトはそのデータを記憶装置３３に保存する。 - 特許庁 - The game machine includes a determining means (a game control device 30), and a start storage display control means (a rendering control device 40) displaying information on a start memory stored in a start storage means (the game control device 30), as a start storage display 70.
判定手段（遊技制御装置３０）と、始動記憶手段（遊技制御装置３０）に記憶された始動記憶についての情報を始動記憶表示７０として表示する始動記憶表示制御手段（演出制御装置４０）とを備える。 - 特許庁 - Then, it is decided whether the control period is a restartable control period; and if it is decided to be a restartable control period, the content of a restart data buffer 828 updated in the previous control period is preserved into a restart data memory 826 (step S44).
再開可能制御周期かどうかを判断し、再開可能制御周期であると判断した場合には、前の制御周期で更新された再開用データバッファ８２８の内容を再開用データ記憶部８２６に保存する（ステップＳ４４）。 - 特許庁 - A first DMA (direct access memory) processing part 54 transfers control data to a first control part by DMA means 54_-1 to 54_-n, and a second DMA processing part 56 transfers control data to a second control part 36 by DMA means 56_-1 to 56_-m.
第１ＤＭＡ処理部５４は、ＤＭＡ手段５４_−１〜５４_−ｎにより第１制御部へ制御データを転送し、第２ＤＭＡ処理部５６はＤＭＡ手段５６_−１〜５６_−ｍにより第２制御部３６へ制御データを転送する。 - 特許庁 - In the memory access device, as its constitution, a wait control part 101, output drivers 120 to 135 and an output driver control part 102 are provided, and the output drivers 120 to 135 are individually controlled by output driver control signals 150 to 153 from the output driver control part 102.
ウェイト制御部１０１、出力ドライバ１２０〜１３５、出力ドライバ制御部１０２を設け、出力ドライバ制御部１０２からの出力ドライバ制御信号１５０〜１５３により出力ドライバ１２０〜１３５を個別に制御する構成とする。 - 特許庁 - After the initial operating period, a T-control signal is outputted from a T-control signal generating means 7 to operate the T-control system, and the eccentric component of the disk 35 is detected from this T- control signal in the memory means 19 to update the write-in.
初期動作期間後、Ｔ制御信号発生手段７からＴ制御信号が出力されてＴ制御系が動作し、メモリ手段１９では、このＴ制御信号からディスク３５の偏芯成分が検出されて書込み更新される。 - 特許庁 - A memory protecting circuit 10 is provided with a flag control circuit 12 for deciding whether access from a processor 2 is normal or abnormal, a permission flag 11 for instructing the permission or non-permission to a non- volatile memory 1, and a memory control circuit 9 for controlling access according to the status of the permission flag 11.
メモリ保護回路１０は、プロセッサ２からのアクセスが正常であるか、あるいは非正常であるかを判定するフラグ制御回路１２と、不揮発性メモリ１に対するアクセスの許可あるいは不許可を指示する許可フラグ１１と、許可フラグ１１の状態によってアクセスを制御するメモリ制御回路９と、を備える。 - 特許庁 - The first bank is constituted so as to basically function under control of the signal processing element 36, the second bank is constituted so as to basically function under control of a system memory controller 28, however, all parts of respective memory banks are addressed by both of the signal processing element and the system memory controller.
第１のバンクは、信号処理素子３６の制御下で基本的に機能するように構成され、第２のバンクは、システム・メモリ・コントローラ２８の制御下で基本的に機能するように構成されるが、各メモリ・バンクの全ての部分が、信号処理素子とシステム・メモリ・コントローラとの両方によってアドレス可能である。 - 特許庁 - A DRAM 10 is provided with a sleep mode in which control of an internal circuit supplying a power source to a memory core including a memory cell and control of refreshing for a memory core are combined to a power down mode, ad refresh-stop mode (Nap mode), and a partial self-refresh mode (S-Ref mode), these modes are selected in a program mode Pro, PE.
ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに電源を供給する内部回路の制御と、メモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備え、これらモードをプログラムモードＰｒｏ，ＰＥにおいて選択する。 - 特許庁 - Since no interruption request is received and the control section 11 keeps the speech state, when a unit time expires, the speech available time limit section 20 adds the unit time to the memory B22, and when the contents of the memory A21 are equal to the contents of the memory B22, the speech available time limit section 20 informs the control section 11 about it to interrupt the speech.
制御部１１は切断要求がなければそのまま通話状態とするので、通話可能時間制限部２０は単位時間が満了すると、メモリＢ２２に単位時間を加算し、メモリＡ２１の値とメモリＢ２２の値とが等しくなると、その旨を制御部１１に通知し、通話を切断する。 - 特許庁 - When the second memory is inactive, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of the MOS transistor constituting the first memory is set as the second voltage, and a threshold voltage of the MOS transistor constituting the second memory is set as the first voltage .
前記第２のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第１のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第２の電圧とし、前記第２のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第１の電圧とする。 - 特許庁 - In the system, a memory update history preservation control part 1 makes a response to a read transaction issued on a processor bus 400 and allows a before-image buffer 2 to preserve data of a main memory 310 and its address, as update history information, outputted from a memory control part 300 onto a process bus 400.
この発明のシステムでは、メモリ更新履歴保存制御部１が、プロセッサバス４００上に発行されたリードトランザクションに応答して、メモリ制御部３００によりプロセッサバス４００上に出力された主メモリ３１０のデータとそのアドレスとを更新履歴情報としてビフォアイメージバッファ２に保存する。 - 特許庁 - A system for setting voltage threshold of a memory device is provided with gate transistors inserted between each of a plurality of memory cells connected to a common word line and write-in voltage, and a control logic generating a control signal controlling selectively opening and closing of the gate transistors and controlling the aye and noes of write-in in each memory cell.
メモリデバイスの電圧しきい値設定システムは、共通のワード線に接続される複数のメモリセルの各々と書き込み電圧との間に挿入されるゲートトランジスタと、ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、各メモリセルにおける書き込みの可否を制御する制御ロジックとを備える。 - 特許庁 - The semiconductor storage device includes a flash memory, a clock synchronization type DRAM, a control circuit which is bound to the flash memory and clock synchronization type DRAM, and controls access to the clock synchronization type DRAM and flash memory, and a plurality of input/output terminals bound to the control circuit.
半導体記憶装置は、フラッシュメモリと、クロック同期型ＤＲＡＭと、前記フラッシュメモリ及び前記クロック同期型ＤＲＡＭに結合され、前記クロック同期型ＤＲＡＭ及び前記フラッシュメモリに対するアクセスを制御するための制御回路と、前記制御回路に結合された複数の入出力端子とを含む。 - 特許庁 - A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.
不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁 - The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.
電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁 - The memory control circuit receives a first access request from the external interface part to the data memory and a second access request from the computing cell to the data memory, and an access response control procedure for answering to the first and second access requests is varied according to the configuration information.
メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は構成情報に基づいて可変可能とされる。 - 特許庁 - Printing subject data received by the communication control part 12 in the power saving mode are stored in a buffer memory MEM so that the content of the buffer memory is transferred by a DMA 21 to the DMA transfer addressee on a RAM 15 set by the communication control part 12 at the time initialization of a memory controller 14 is finished.
省電力モードにあるときに、通信制御部１２が受信した印刷対象データは、バッファメモリＭＥＭに格納され、メモリコントローラ１４の初期化が完了した段階で、通信制御部１２が設定されたＲＡＭ１５上のＤＭＡ転送先に対してバッファメモリＭＥＭの内容をＤＭＡ２１によって転送させる。 - 特許庁 - On request via wireless channel from an external device such as a PC, TV, or printer, the content of the memory in the memory card can be read under control of a communication controller in the adapter device so that the host machine like a digital camera incorporating the memory device does not need to load a driver software for communication control.
ＰＣやテレビ、プリンタなどの外部機器からの無線伝送路を介したデータ要求に対し、アダプタ装置内の通信制御部の制御によってメモリ・カード内のメモリの内容を読めるようにしているので、デジタル・カメラなどメモリ装置を装着するホスト機器側に通信制御用のドライバ・ソフトウェアを実装しないで済む。 - 特許庁 - To provide an information processor capable of saving guarantee data in a nonvolatile memory, when one control means writes data in the nonvolatile memory in an unintended power shutdown, even if another control means performs processing to the nonvolatile memory, and to provide a data management method in the information processor.
意図しない電源遮断時に、一の制御手段がデータを不揮発性メモリーに書き込む際に、他の制御手段が不揮発性メモリーに対する処理中であっても、保証データを不揮発性メモリーに保存することができる情報処理装置及情報処理装置におけるデータ管理方法を提供する。 - 特許庁 - This processor is provided with a processing content memory 6 for storing the command and a processing procedure control part 1 for controlling the processing procedure of the command, and scheduling information is stored in a processing procedure map memory 2 within the processing procedure control part 1 to store only the effective command of the processing content to be executed in the processing content memory 6.
命令を記憶するための処理内容メモリ６と、上記命令の処理手順を制御する処理手順制御部１とを設け、上記処理手順制御部１内の処理手順マップメモリ２にスケジューリング情報を記憶し、処理内容メモリ６に実行すべき処理内容の有効な命令だけを記憶する。 - 特許庁 - The semiconductor device includes a logic section; a memory; a detection section for detecting the operation frequency of one or both of the logic section and the memory; a threshold control section for supplying a threshold control signal to one or both of the logic section and the memory based on the detection result made by the detection section; and an antenna.
本発明の半導体装置は、ロジック部、メモリ部、ロジック部とメモリ部の一方又は両方の動作頻度を検出する検出部、検出部の検出結果に基づきロジック部及びメモリ部の一方又は両方にしきい値制御信号を供給するしきい値制御部及びアンテナを有する。 - 特許庁 - When powered on, a control signal, a memory address, and a latch selection signal to be given to the latch circuits 8A, 8B are automatically generated by the sequence circuit 5 independently of a control signal from the outside, and the operation is carried out to read out the trimming or redundant data preliminarily stored in the memory cell 2a of the memory areas 3A, 3B.
電源投入時には、シーケンス回路５により、外部からの制御信号によらず自動的に制御信号、メモリセルアドレス、及びラッチ回路８Ａ，８Ｂに与えるラッチ選択信号を発生して、メモリ領域３Ａ，３Ｂ内のメモリセル２ａに予め格納されたトリミング、冗長情報を読み出す動作を行う。 - 特許庁 - Based on a phase difference between a memory clock signal and a delay clock signal obtained by delaying the memory clock signal by an internal delay circuit, the DLL circuit generates delay control data (42) to delay the delay clock signal by a predetermined phase to the memory clock signal, and the variable delay circuit specifies the output timing of the data output circuit by delaying the memory clock signal by the delay control data.
ＤＬＬ回路はメモリクロック信号とこれを内部可変遅延回路で遅延させた遅延クロック信号との位相差に基づいてメモリクロック信号に対して遅延クロック信号を所定位相遅延させる遅延制御データ（４２）を生成し、可変遅延回路は遅延制御データによってメモリクロック信号を遅延させてデータ出力回路の出力タイミングを規定する。 - 特許庁 - Image data subjected to resolution conversion is temporarily stored in a memory for work, and the image data is transferred according to a transfer mode between an indirect transfer mode for storing the image data stored in the memory for work in a line memory of a display control part and a direct transfer mode for directly storing the image data subjected to resolution conversion in a line memory of a display control means.
解像度変換が施された画像データをワーク用メモリに一時的に格納し、ワーク用メモリに格納された画像データを表示制御部のラインメモリに記憶する間接転送モードと、解像度変換が施された画像データを直接表示制御手段のラインメモリに記憶する直接転送モードの何れかの転送モードに従って画像データの転送を行う。 - 特許庁 - In the write operation of the NAND-type flash memory, a row decoder applies a first voltage lower than a voltage applied to a control gate of other memory cells of a NAND string to a control gate of a first memory cell adjacent to a drain side selection gate transistor in NAND strings to cut off an area between the other memory cells of the NAND strings and the drain side selection gate transistor.
ＮＡＮＤ型フラッシュメモリの書き込み動作時において、ロウデコーダは、ＮＡＮＤストリングのうちドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、ＮＡＮＤストリングの他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、印加する。 - 特許庁 - A memory transistor 101 comprises a data memory 103, having a charge migration layer 6 which faces a charge storage electrode 12 through a first tunnel barrier film 5, a charge supply electrode 8 facing the charge migration layer 6 through a second tunnel barrier film 7, and a memory control gate electrode 11 surrounding the entire side face of the charge migration layer 6 through a memory control gate insulation film 10.
メモリトランジスタ１０１は、第１トンネル障壁膜５を介して電荷蓄積電極１２と対向する電荷移動層６と、第２トンネル障壁膜７を介して電荷移動層６と対向する電荷供給電極８と、記憶制御ゲート絶縁膜１０を介して電荷移動層６の全側面を囲む記憶制御ゲート電極１１とを有するデータ記憶部１０３を備えている。 - 特許庁 - This USB memory which can be connected to an arbitrary device is provided with a USB memory control part; a configuration information extracting part to be started by a USB memory control part when the USB memory is connected to the device for extracting the configuration information of the device and a configuration information storage part for storing the configuration information.
本発明は、任意の装置に接続可能なＵＳＢメモリであって、当該ＵＳＢメモリ内に、ＵＳＢメモリ制御部と、当該ＵＳＢメモリが前記装置に接続されたときに当該ＵＳＢメモリ制御部により起動され、前記装置の構成情報を抽出する構成情報抽出部と、前記構成情報を格納する構成情報格納部とを有する。 - 特許庁 - To provide a cache memory control technology for improving through- put by reducing any unnecessary data transfer between a main memory and a cache memory, and reducing power consumption accompanying the data transfer, and relaxing the congestion of paths of the data transfer.
主記憶装置とキャッシュメモリとの間の不要なデータ転送を削減して、データ転送に伴う電力消費を削減し、データ転送の経路の混雑を緩和してスループットを向上させることができるキャッシュメモリ制御技術を提供する。 - 特許庁 - The data processor includes a memory patrol circuit (4) for periodically performing read-access to a memory (2) which performs error correction to read data, and outputs the data according to control of a CPU (1), and for supporting maintenance to the data that the memory holds.
読み出しデータに対して誤り訂正を行って出力するメモリ（２）をＣＰＵ（１）の制御に従って定期的にリードアクセスすることによって前記メモリが保持するデータに対するメンテナンスを支援するメモリパトロール回路（４）を有する。 - 特許庁 - When the parameters need to be saved, the parameter values are stored temporarily in the volatile memory 6 and when the parameters need to be saved, the data in the volatile memory 6 are transferred to the save memory 6 through the write control circuit 14.
そして、パラメータの退避を要しない場合にはパラメータ値を揮発性メモリ６に一時的に記憶し、また、パラメータの退避を要するときには揮発性メモリ６内のデータが書き込み制御回路１４を介して退避用メモリ５に転送されるようにする。 - 特許庁 - The digital camera comprises a shutter button 10; an image memory 4 or a memory card 9 for storing digital images of a subject; and a control circuit 2 for storing the digital images of the subject in the image memory 4 according to the operation of the shutter button 10.
デジタルカメラは、シャッタ釦１０と、被写体のデジタル画像を格納可能な画像メモリ４又はメモリカード９と、シャッタ釦１０の操作に応じて、被写体のデジタル画像を画像メモリ４に格納させる制御回路２とを具えている。 - 特許庁 - To prevent a bus from being cut off by an OS (Operating System) while a program in a nonvolatile memory is rewritten, in the case of a medium reproducing device mounted with a microcomputer having the nonvolatile memory built-therein and having a control program stored in the nonvolatile memory.
不揮発性メモリを内蔵し該不揮発性メモリに制御用プログラムを格納するようにされたマイクロコンピュータを搭載した媒体再生装置において、不揮発性メモリ内のプログラム書換え中にＯＳによってバスが切断されないようにする。 - 特許庁 - To accelerate the microfabrication, enhancement of performance, and increase in reliability of a memory cell by attaining both the reduction in resistance of a local bit line and the suppression of a short channel effect of the memory cell by means of a flash memory equipped with a third gate G3 besides a floating gate FG and a control gate G2.
浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。 - 特許庁 - The exchange software 12, moreover, outputs a memory image having a program developed in the main storage memory of the exchange 11 at its software fault time, a control table and buffer and the like as they are to the shared memory 13 as the fault information 131.
交換ソフトウェア１２は、また、そのソフトウェア障害時に、交換機１１の主記憶メモリに展開されていたプログラム、制御テーブル及びバッファ類からなるメモリイメージをそのまま共有メモリ１３に障害情報１３１として出力する。 - 特許庁
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