「cpu」を含む例文一覧(31299)

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  • A CPU sequentially discriminates whether or not a character of a file name is a numeral from the head of the file name and when the CPU discriminates that the character is not a numeral, the CPU discriminates whether or not the character is a delimiter.
    ＣＰＵは、ファイル名の先頭から順に文字が数字であるか否かを判断し、文字が数字でないと判断した場合に、文字が区切り文字であるか否かを判断する。 - 特許庁
  • To provide a CPU control circuit for selectively outputting a hold signal used to set a CPU to a hold mode at interruption of power and a reset signal used to reset the CPU at application of power.
    電源のオフ時にＣＰＵを保持モードにするホールド信号と、電源オン時にＣＰＵをリセットするリセット信号を選択的に出力するＣＰＵ制御回路を提供すること。 - 特許庁
  • According to the counter value counted by the binary counter 7 during start, the CPU 4 determines whether the resetting of the CPU 4 is caused by the runaway of the CPU 4.
    ＣＰＵ４は、起動時に２進カウンタ７によりカウントされているカウンタ値に基づいて、ＣＰＵ４にリセットが発生した原因がＣＰＵ４の暴走に起因するものであるかを判別する。 - 特許庁
  • In a system having a plurality of CPUs, when a CPU 1 must be preceded to be loaded at high speed, the CPU 1 and a CPU 2 are started by each BOOTROM.
    ＣＰＵを複数もつシステムにおいて、ＣＰＵ１のロードを先行して高速にロードしなくてはならない場合において、ＣＰＵ１及びＣＰＵ２は各々のＢＯＯＴＲＯＭにより起動する。 - 特許庁
  • A CPU 1 indirectly accesses the HDD 25 through the CPU 9 and the IDE controller 12 by issuing a disk access request to the CPU 9 and the HDD 25.
    ＣＰＵ１は、ＣＰＵ９にＨＤＤ２５へディスクアクセス要求を発行することによって、ＣＰＵ９およびＩＤＥコントローラ１２経由で間接的にＨＤＤ２５をアクセスする。 - 特許庁
  • Namely, the CPU 27 cuts off the power source of another circuit system (for example, a photometric circuit or a range-finding circuit) connected to the CPU 27 or restricts a part of the function of the CPU 27 so as to realize energy saving.
    つまり、ＣＰＵ２７に接続されている他の回路系（例えば、測光回路や測距回路）の電源を遮断したり、ＣＰＵ２７の機能の一部を制限して省エネを実現できる。 - 特許庁
  • In a power generating mechanism 40, a heat sink 42 of a CPU cooler 2C is mounted on a CPU 20 of a note-sized PC 10 so that heat generated by the CPU 20 can be radiated, and that component cooling can be realized.
    発電機構４０は、ノート型ＰＣ１０のＣＰＵ２０にＣＰＵクーラー２６のヒートシンク４２が取付けられており、ＣＰＵ２０が発生する熱を放熱し、部品冷却を行う。 - 特許庁
  • When execution start of IDMA processing is instructed by the CPU 23, IDMA PRD control hardware 272 makes PIO processing hardware 271 execute DMA PIO control processing to continuously perform the DMA PIO processing without access of the CPU.
    CPU２３によりIDMA処理の実行開始が指示されると、IDMA PRD制御ハードウェア２７２は、PIO処理ハードウェア２７１にDMA PIO制御処理を実行させ、CPUのアクセス無しに連続してDMA PIO処理を行う。 - 特許庁
  • The main CPU 20 or the control CPU 11 in one of the LED control board 10 exchanges a signal with the control CPU 11 in the other LED control board 10 connected thereto.
    メインＣＰＵ20、または一の発光ダイオード制御基板10の前記制御用ＣＰＵ11は、接続されている他の発光ダイオード制御基板10の前記制御用ＣＰＵ11と、信号の送受信を行う。 - 特許庁
  • On the occurrence of a failure of a commercial power supply, the sub CPU 25 activates a reset signal output to the main CPU 21 and thereafter stops an output of a clock signal to the main CPU 21.
    商用電源の停電が発生すると、サブＣＰＵ２５は、メインＣＰＵ２１に出力するリセット信号をオンし、その後メインＣＰＵ２１に対するクロック信号の出力を停止する。 - 特許庁
  • A communication CPU (central processing unit) 11 detects the receiving level of a radio wave received by an antenna 17 at a prescribed period and informs an application CPU 12 of the receiving level as a receiving level display message.
    コミュニケーションCPU(Central Processing Unit)１１は、アンテナ１７において受信される電波の受信レベルを所定の周期で検出し、それを受信レベル表示メッセージとしてアプリケーションCPU１２に通知する。 - 特許庁
  • The image processor has a CPU bus (121) connected to a CPU (101), the CPU, a USB bus for interactively connecting a recording part (115) and a memory card RW part (116).
    ＣＰＵ（１０１）に接続されたＣＰＵバス（１２１）と、前記ＣＰＵと、記録部（１１５）及びメモリカードＲＷ部（１１６）とを双方向に接続するためＵＳＢバスとを有する。 - 特許庁
  • To allow a CPU to process the communication protocol with the operation clock having a low speed several times as high as the communication rate although an operation clock having a speed several tens to several hundreds times as high as a communication rate is needed and power is comsumped when a CPU executes communication protocol processing in real time.
    CPUでリアルタイムに通信プロトコル処理を行った場合、通信レートに対して数十倍から数百倍動作クロックが必要になり電力を消費する。 - 特許庁
  • To provide an information processing device capable of setting up a memory address to an arbitrary address of a main storage memory even though an address of an I/O unit is common to each of CPUs in a multi-CPU system.
    マルチCPUシステムにおいて、それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリアドレスを主記憶メモリの任意のアドレスに設定できる情報処理装置を提供する。 - 特許庁
  • To provide a cooling structure of a CPU in a navigation device capable of sufficiently cooling a main CPU and a sub-CPU while achieving space saving, and the navigation device.
    省スペース化を図りつつ、メインＣＰＵ及びサブＣＰＵを十分に冷却することができるナビゲーション装置におけるＣＰＵの冷却構造、及びナビゲーション装置を提供する。 - 特許庁
  • A CPU assignment time changing means 43 changes the CPU assignment time T2 of the user program 1 to a CPU assignment time T2 determined by the user program control means 42.
    ＣＰＵ割り当て時間変更手段４３は、ユーザプログラム１のＣＰＵ割り当て時間Ｔ２をユーザプログラム制御手段４２により決定されたＣＰＵ割り当て時間Ｔ２に変更する。 - 特許庁
  • To provide a CPU for which an operation mode, booting address, etc. can be set by means of a simple means without relying upon many input terminals exclusively used for initial setting and a microcomputer system which can change the operation mode of the CPU during the operation of the CPU.
    本発明は、ＣＰＵの動作モードやブートアドレスなどを、多数の初期設定用の専用入力端子に頼らずに、簡便な手段で設定できるＣＰＵを提供する。 - 特許庁
  • The second column is the batchcount: the maximum number of free objects in the global cache that will be transferred to the per-CPU cache if it is empty, or the number of objects to be returned to the global cache if the per-CPU cache is full.
    二番目のカラムはバッチカウント、すなわち per-CPU キャッシュが空だったり一杯だったりした場合に、グローバルなキャッシュと受け渡しできるフリーなオブジェクトの最大数である。 - JM
  • In the period of low occupation rate of bus, clock of the CPU for controlling encode processing is stopped and the CPU can be stopped thus suppressing power consumption of the CPU.
    バスの占有率が低い期間では、エンコード処理制御のＣＰＵのクロックを止めこのＣＰＵを停止状態にすることができ、ＣＰＵにおける電力消費を抑えることができる。 - 特許庁
  • Data in a digital signal processing process are taken into the CPU 11 through a CPU interface circuit 10, and graphing operation thereof is performed by the CPU 11, and bitmap data thereof are recorded in a RAM 12.
    このディジタル信号処理過程のデータをＣＰＵインターフェース回路１０を介しＣＰＵ１１に取込み、ＣＰＵ１１でグラフ化演算を行い、そのビットマップデータをＲＡＭ１２に記録する。 - 特許庁
  • The mobile computing apparatus is provided with a central processing unit (CPU), a memory communicating with the CPU, an interface communicating with the memory and the CPU, and a display communicating with the interface.
    モバイルコンピューティング機器が、中央演算処理装置（ＣＰＵ）と、ＣＰＵと通信するメモリと、メモリおよびＣＰＵと通信するインターフェースと、インターフェースと通信するディスプレイとを備えている。 - 特許庁
  • The CPU 121 that detects the entry in a detected MAC table 123 extracts information in the entry from the MAC table 123, and the CPU 121 responds to the CPU 111.
    該当エントリを検出したＭＡＣテーブル１２３から検出したＣＰＵ１２１は、ＭＡＣテーブル１２３から、エントリされている情報を抽出し、ＣＰＵ１１１に対して応答する。 - 特許庁
  • In this case, the control system CPU 9 switches a memory map so that a Memory 5 of the defective collation system "CPU #0" 1 can be viewed directly from the collation system "CPU #2" 3 which has taken over the processing.
    この時、制御系ＣＰＵ９は、故障した照合系‘ＣＰＵ＃０’１のＭｅｍｏｒｙ５が、処理を引き継いだ照合系‘ＣＰＵ＃２’３から直接見ることができるようにメモリマップを切り替える。 - 特許庁
  • A CPU is mounted on the substrate, a communication program is mounted on the CPU, point number information of the input and output circuit is written in a hardware circuit connected to the CPU, and the point number information of the input and output circuit is read out by the CPU.
    前記基板にはＣＰＵを搭載し、ＣＰＵには通信プログラムを搭載し、ＣＰＵと接続されるハードウェア回路に入出力回路の点数の情報が書き込まれ、ＣＰＵより入出力回路の点数の情報を読み出せるようにする。 - 特許庁
  • The sub-CPU of the image forming apparatus transmits the image data from the main CPU of the image forming apparatus to the main CPU of the terminal device after the main CPU of the terminal device is booted and the terminal device is in the normal power supply state.
    画像形成装置のサブＣＰＵは、端末装置のメインＣＰＵが起動して、画像データを受信可能な通常の電源状態になってから、画像形成装置のメインＣＰＵから端末装置のメインＣＰＵに画像データを送信する。 - 特許庁
  • The CPU 202 includes a CPU core 203 and an I/F 212, and the CPU core 203 executes the processing of adding an instruction code string executed by the CPU core 203 and the address to a jackpot ready-to-win command and outputting them through the I/F 212.
    ＣＰＵ２０２は、ＣＰＵコア２０３、Ｉ／Ｆ２１２を備え、ＣＰＵコア２０３は、Ｉ／Ｆ２１２を介して、ＣＰＵコア２０３が実行する命令コード列およびそのアドレスを大当たりリーチコマンドに付加して出力する処理を実行する。 - 特許庁
  • When the controlling CPU is interrupted after the pre-determined time has passed as determined by that CPU's clock source, the controlling CPU sends a signal to the monitoring CPU and the monitoring CPU verifies that the perceived time is within an expected range.
    制御側ＣＰＵがＣＰＵのクロックソースによって判断される所定の時間経過後に割り込まれると、制御側ＣＰＵが監視側ＣＰＵに信号を送り、監視側ＣＰＵは感知された時間が期待される範囲にあるかを検証する。 - 特許庁
  • This power saving control system is configured to operate one CPU core 102 for detecting a restoration event to a normal operation mode among a plurality of CPU cores with a clock frequency which is lower than that in a normal operation mode, and to operate the other CPU core 103 in a low power consumption mode set in the CPU core.
    複数のＣＰＵコアのうち、通常動作モードへの復帰イベント検出用に１つのＣＰＵコアを通常動作モード時よりも低いクロック周波数で動作させ、他のＣＰＵコアはＣＰＵコアが備える低消費電力モードとする。 - 特許庁
  • The control apparatus comprises: a control circuit 100 including a CPU 10, a CPU 20 having a flash memory 22 storing a first program with which the CPU 10 operates; and a ROM 33 storing a second program for causing the CPU 10 to read the first program.
    制御回路１００は、ＣＰＵ１０と、ＣＰＵ１０で動作させる第１のプログラムを記憶するフラッシュメモリ２２を有するＣＰＵ２０と、第１のプログラムをＣＰＵ１０に読み込ませる第２のプログラムを記憶するＲＯＭ３３とを有している。 - 特許庁
  • To provide a DVD editing system which has a CPU for overall control and a CPU for codec and in which control commands are not stored limitlessly even if the CPU for overall control or the CPU for codec are stopped.
    全体制御用ＣＰＵとコーデック用ＣＰＵとを有するＤＶＤ編集システムにおいて、全体制御用ＣＰＵまたはコーデック用ＣＰＵが停止状態でも、制御指令（コマンド）が無制限に蓄積されないＤＶＤ編集システムを提供する。 - 特許庁
  • Each application 112 has functions to execute unused CPU use processing by receiving unused CPU usable events and to stop execution of the unused CPU use processing by receiving unused CPU use cancellation events.
    アプリケーション１１２は、遊休ＣＰＵ利用可能イベントを受信することにより遊休ＣＰＵ利用処理を実行し、且つ遊休ＣＰＵ利用キャンセルイベントを受信することにより前記遊休ＣＰＵ利用処理の実行を停止する機能を持つ。 - 特許庁
  • The main CPU 11 loads a program and processing data to be operation by the sub CPU 101 to the SDRAM, starts the sub CPU 101, and the sub CPU 101 performs data processing on the basis of the program and the processing data loaded to the SDRAM.
    メインＣＰＵ１１は、サブＣＰＵ１０１で動作させるプログラム及び処理データをＳＤＲＡＭにロードすると共にサブＣＰＵ１０１を起動し、サブＣＰＵ１０１は、ＳＤＲＡＭにロードされたプログラム及び処理データを基にデータ処理を行う。 - 特許庁
  • An interface circuit 4 is used for controlling access from a first CPU 1 and a second CPU 2 to a memory 3 and enables execution of simultaneous read/write access fro the first CPU 1 and the second CPU 2 to the memory 3.
    インターフェース回路４は、第１のＣＰＵ１および第２のＣＰＵ２からのメモリ３へのアクセスを制御するための回路であり、第１のＣＰＵ１および第２のＣＰＵ２からメモリ３に同時にリード・ライトアクセスを実行することを可能とする。 - 特許庁
  • An engine CPU 15 of an image forming device 1 monitors a second signal (watchdog signal) SWD outputted from a sub-CPU 23, and the sub-CPU 23 monitors a first signal (watchdog signal) EWD outputted from the engine CPU 15.
    画像形成装置１のエンジンＣＰＵ１５はサブＣＰＵ２３から出力される第２の信号(ウォッチドッグ信号)ＳＷＤを監視し、サブＣＰＵ２３はエンジンＣＰＵ１５から出力される第１の信号(ウォッチドッグ信号)ＥＷＤを監視する。 - 特許庁
  • When the controller is moved in one of the directions, a circuit which connects the controller to the CPU of the PDA detects the state and the CPU is so programmed as to execute one of the task commands for recording, cancellation, high-speed setting, etc., according to the detection.
    コントローラがそれらの方向のうちの1方向に動かれる場合、コントローラをPDAのCPUに接続している回路がこの状態を検出し、CPUはそれに従って、記録、キャンセル、及び高速設定など、複数のタスクコマント゛の1つを実行するようプログラムされる。 - 特許庁
  • The write controller has a function setting the authority for writing the data signal into the storage circuit by control of at least one CPU of the two CPUs 10, 11 to one CPU of the main CPU 10 and the sub CPU 11.
    ライトコントローラは、２個のＣＰＵ１０，１１のうち少なくとも一方のＣＰＵの制御によって、前記記憶回路にデータ信号を書き込む権限をメインＣＰＵ１０とサブＣＰＵ１１との何れか一方のＣＰＵに設定する機能を有する。 - 特許庁
  • Required time after issuing the CPU forcible stop signal to stop of the CPU 310 is considered and set between an ICE device 200 and the CPU 310 to determine an issuing position of the CPU forcible stop signal before a target stop position.
    ＩＣＥ装置２００−ＣＰＵ３１０間で、ＣＰＵ強制停止信号を発行してからＣＰＵ３１０が停止するまでの必要時間を考慮及び設定し、停止対象位置よりも前となるＣＰＵ強制停止信号発行位置を決定する。 - 特許庁
  • To provide an overpressure detection mechanism for a BGA solder ball which can detect application of overpressure to the BGA solder ball when a CPU is mounted on a CPU socket soldered to a printed circuit board by BGA and a heat sink of the CPU is screwed to the printed circuit board while sandwiching the CPU socket and the CPU.
    ＢＧＡによりプリント基板にハンダ付けされたＣＰＵソケットにＣＰＵを実装し、ＣＰＵソケット及びＣＰＵを間に挟んで、ＣＰＵのヒートシンクをプリント基板にネジ止めする際に、ＢＧＡのハンダボールに過剰な力が加わったことを検出できるＢＧＡのハンダボールに対する過剰圧力検出機構の提供。 - 特許庁
  • The second CPU 262 is provided with a second reset executing means for supplying a reset signal to the first CPU 272 at the time of detecting the abnormality of the first CPU 272 without supplying any reset signal to the first CPU 272 when the second CPU 262 is reset in the first reset phenomenon.
    第２のＣＰＵ２６２は、第１のリセット事象において第２のＣＰＵ２６２がリセットされたときには第１のＣＰＵ２７２にリセット信号を供給せず、第１のＣＰＵ２７２の異常を検出したときに第１のＣＰＵ２７２にリセット信号を供給する第２のリセット実行手段を有している。 - 特許庁
  • A single CPU is driven by clock pulse generators of different frequencies, and when the CPU is in a sleep state, the CPU performs time counting processing or the like with a low frequency clock pulse generator, and when the CPU is in a wake-up state, the CPU performs the time counting processing and other signal processing based on the clock pulses from a high frequency clock pulse generator.
    １つのＣＰＵを異なる周波数のクロックパルス発生回路で駆動し、ＣＰＵがスリープ状態のとき、低い周波数のクロックパルス発生回路で計時処理等を行い、またウェークアップ時には高い周波数のクロックパルス発生回路からのクロックパルスに基づいて計時処理、その他の信号処理を行う。 - 特許庁
  • This microcomputer includes the CPU for receiving a supply of a CPU clock to execute a command, the input and output circuit for receiving a CPU processing request from an external circuit, and a monitoring control circuit for carrying out a monitoring operation of accessing the input and output circuit, in a sleep period of the CPU, to detect the CPU processing request.
    マイクロコンピュータは、ＣＰＵクロックの供給を受けて、命令を実行するＣＰＵと、外部回路からＣＰＵ処理要求を受ける入出力回路と、ＣＰＵのスリープ期間に、入出力回路にアクセスして、ＣＰＵ処理要求を検出する監視動作を行う監視制御回路とを具備する。 - 特許庁
  • An alternating means for alternating a 1st CPU model 3 and a 2nd CPU model 4 as mutually heterogeneous CPU models is equipped with a saving means for saving an internal state 6-n from the 1st CPU model 3 and a reloading means for reloading the internal state 6-n to the 2nd CPU model.
    互いに異質である複数・ＣＰＵモデルの第１ＣＰＵモデル３と第２ＣＰＵモデル４を交替させるための交替手段は、第１ＣＰＵモデルの３内部状態６−ｎを第１ＣＰＵモデル３から待避させるための待避手段と、内部状態６−ｎを第２ＣＰＵモデルに復帰させるための復帰手段とを備える。 - 特許庁
  • A CPU monitoring means 122 of the OS 111 monitors a CPU load state, transmits the unused CPU usable events to the applications 112 when a CPU load falls to equal to or below a first threshold and transmits the unused CPU use cancellation events to the applications 112 when the CPU load rises to equal to or more than a second threshold which is larger than the first threshold.
    ＯＳ１１１のＣＰＵ監視手段１２２は、ＣＰＵ負荷状況を監視し、第１の閾値以下にＣＰＵ負荷が低下した際にアプリケーション１１２に対し遊休ＣＰＵ利用可能イベントを送信し、前記第１の閾値より大きな第２の閾値以上にＣＰＵ負荷が上昇した際にアプリケーション１１２に対して遊休ＣＰＵ利用キャンセルイベントを送信する。 - 特許庁
  • A display section 22 mainly displays a result of processing by the CPU 12.
    表示部２２は、主にＣＰＵ１２の処理結果を表示する。 - 特許庁
  • The sub-CPU 4 includes a decision section 41 and a rewrite section 42.
    サブＣＰＵ４は、判定部４１と、書換部４２とを備える。 - 特許庁
  • A control signal from a CPU is inputted in a comparator 33.
    ＣＰＵからの制御信号がコンパレータ３３に入力する。 - 特許庁
  • The CPU finishes detection processing when no next channel exists.
    次のチャンネルがない場合、ＣＰＵは、検出処理を終了する。 - 特許庁
  • INFORMATION PROCESSING DEVICE, CPU FAILURE DETECTION METHOD, AND PROGRAM
    情報処理装置、ＣＰＵの異常検出方法およびプログラム - 特許庁
  • Next, the CPU directs a printing section to print out a receipt.
    次に、ＣＰＵは、印字部にレシートを印字するように指示する。 - 特許庁
  • The bus 23 connects the capture board 21 with the CPU board 25.
    バス２３は、キャプチャボード２１とＣＰＵボード２５とを接続する。 - 特許庁
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