「cpu」を含む例文一覧(31299)

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  • ENCRYPTION DEVICE USING FPGA WITH MULTIPLE CPU CORES
    複数のＣＰＵコアを備えたＦＰＧＡを用いた暗号装置 - 特許庁
  • SYSTEM FOR EXTENDING DSP PROGRAM AREA BY CPU CONTROL
    ＣＰＵ制御によるＤＳＰプログラム領域の拡張方式 - 特許庁
  • A CPU 1 activates an operation lesson software in a storage device 2.
    ＣＰＵ１は記憶装置２内の操作レッスンソフトを起動させる。 - 特許庁
  • INFORMATION PROCESSING TERMINAL AND METHOD FOR REPORTING ITS CPU UTILIZATION RATE
    情報処理端末およびそのＣＰＵ使用率通知方法 - 特許庁
  • Thereby, the CPU can complete data transfer.
    これにより、ＣＰＵはデータ転送を終了させることができる。 - 特許庁
  • A CPU 21 controls the display of the liquid crystal touch panel 11.
    ＣＰＵ２１は、液晶タッチパネル１１の表示を制御する。 - 特許庁
  • The CPU 16 does not exist on the second communication route.
    この第２の通信経路上にＣＰＵ１６は介在しない。 - 特許庁
  • The TG drives the imaging element under the control of the CPU.
    ＴＧはＣＰＵの制御に基づいて撮像素子を駆動する。 - 特許庁
  • PAGE MANAGEMENT METHOD FOR PRINTER CONTROLLER COMPOSED OF DUAL CPU
    デュアルＣＰＵ構成のプリンタコントローラにおけるページ管理方法 - 特許庁
  • DEADLOCK AVOIDANCE BY MARKING CPU TRAFFIC AS SPECIAL
    ＣＰＵトラフィックを特殊とマークすることによるデッドロックの回避 - 特許庁
  • Common entries include: cpu 3357 0 4313 1362393 The amount of time, measured in units of USER_HZ (1/100ths of a second on most architectures, use sysconf(_SC_CLK_TCK)
    共通エントリには以下のものが含まれる。 - JM
  • A CPU 101 sends a pulse signal to an up- down counter 102.
    ＣＰＵ１０１はパルス信号をアップダウンカウンタ１０２に送る。 - 特許庁
  • The slot machine 1 is provided with a start lever 12 and a CPU 101.
    スロットマシン１は、スタートレバー１２及びＣＰＵ１０１を有する。 - 特許庁
  • RISC TYPE CPU, COMPILER, MICROCOMPUTER, AND AUXILIARY ARITHMETIC UNIT
    ＲＩＳＣ型ＣＰＵ，コンパイラ，マイクロコンピュータ及び補助演算装置 - 特許庁
  • The CPU 2 performs engine control according to a prescribed program.
    ＣＰＵ２は、所定のプログラムに従いエンジン制御を実施する。 - 特許庁
  • SINGLE PORT MEMORY MODULE, AND DUAL CPU SYSTEM USING SAME
    シングルポートメモリ・モジュールおよびそれを使用するデュアルＣＰＵシステム - 特許庁
  • A game apparatus 10P includes a CPU (42) and a main memory (48).
    ゲーム装置１０Ｐは、ＣＰＵ（４２）およびメインメモリ（４８）を含む。 - 特許庁
  • The CPU then detects a maximum value of a matching coefficient P.
    次に、ＣＰＵはマッチング係数Ｐの最大値を検出する。 - 特許庁
  • When a power source is turned on, a CPU 71 performs the boot loader.
    電源がオンにされた場合、CPU７１は、ブートローダを実行する。 - 特許庁
  • An operation signal of a winker switch 12 is input to CPU.
    ＣＰＵにはウインカスイッチ１２の操作信号が入力される。 - 特許庁
  • The ROM 4 and a memory card 7 are connected to the CPU bus 1.
    ＲＯＭ４とメモリカード７がＣＰＵバス１に接続される。 - 特許庁
  • A display part 22 mainly displays the processing result of the CPU 12.
    表示部２２は、主にＣＰＵ１２の処理結果を表示する。 - 特許庁
  • Next, the CPU makes the pseudo discharge signal inactive (S14).
    次に、ＣＰＵは、疑似排出信号を非アクティブにする（Ｓ１４）。 - 特許庁
  • A CPU 13 changes modes between a wakeup mode and a sleep mode.
    ＣＰＵ１３はウエイクアップモードとスリープモード間でモード変更する。 - 特許庁
  • The tri-state output buffer 5 is controlled by a CPU 1.
    トライステート出力バッファ５はＣＰＵ１によって制御される。 - 特許庁
  • The control unit 10 is provided with a memory 12 and a CPU 11.
    制御ユニット１０は、メモリ１２とＣＰＵ１１を備えている。 - 特許庁
  • To avoid failure of CPU start by a defect block even when using a NAND type flash memory for the purpose of driving a CPU.
    ＣＰＵ駆動用としてＮＡＮＤ型フラッシュメモリを用いた場合でも不良ブロックによるＣＰＵ起動の不具合を回避する。 - 特許庁
  • The imaging processing by the first CPU 101 and the decode processing of the second CPU 102 are executed according to the parameters included in each setup bank.
    第１ＣＰＵ101の画像処理及び第２ＣＰＵ102のデコード処理は設定バンクに含まれるパラメータに従って実行される。 - 特許庁
  • To reduce degradation in data transmission efficiency through a network by reducing a process delay caused by CPU load that increases by application of IPsec or the like.
    ＩＰsec等の適用により増加するCPU負荷による処理遅延を軽減し、ネットワークのデータ伝送効率低下を軽減する。 - 特許庁
  • To share processing units P1-P5 formed of an ASIC 30 by a first CPU 20 and a second CPU 22.
    ＡＳＩＣ３０により構成された各処理Ｐ１〜Ｐ５を第１のＣＰＵ２０と第２のＣＰＵ２２との間で共通に使用する。 - 特許庁
  • SYSTEM AND METHOD FOR CALCULATING CPU USING RATE AND RECORDING MEDIUM RECORDING PROGRAM FOR CALCULATING CPU USING RATE
    ＣＰＵ使用率算出方式、ＣＰＵ使用率算出方法およびＣＰＵ使用率算出用プログラムを記録した記録媒体 - 特許庁
  • A monitoring controlling part 13 prevents a monitor memory 12 from being updated before monitoring the memory access information of a CPU part 3.
    CPU部３のメモリ・アクセス情報を監視する前に、監視制御部１４によりモニタ・メモリ１２の更新が行われない状態にする。 - 特許庁
  • When a driving power supply to the CPU is cut off, a backup power is supplied to the CPU (RAM).
    そして、ＣＰＵへの駆動電力の供給が断たれた場合には、ＣＰＵ（ＲＡＭ）に対しバックアップ電力が供給される。 - 特許庁
  • To realize a game machine which can accelerate the processing speed of CPU by reducing load on the main CPU.
    主な制御を行うＣＰＵの負荷を軽減することにより、ＣＰＵの処理速度を高めることができる遊技機を実現する。 - 特許庁
  • This imaging device is characteristic in that a CPU core of a main body control part and a CPU core of an image processing part are configured on one silicon.
    本体制御部のＣＰＵコアと画像処理部のＣＰＵコアを同一シリコン上に構成することを特徴とする。 - 特許庁
  • To provide a technique relating to CPU control for continuing processing of high priority even when abnormality occurs in a CPU.
    ＣＰＵに異常が発生しても、優先度の高い処理を継続させるためのＣＰＵ制御に関する技術を提供する。 - 特許庁
  • To correctly reproduce an execution time T of each instruction of a control program 21 described for an old CPU by a new CPU 15.
    新規ＣＰＵ１５で旧ＣＰＵ用に記述された制御プログラム２１の各命令の実行時間Ｔを正確に再現する。 - 特許庁
  • To prevent a breakage of an application program due to a reset to a slave CPU by a master CPU during rewriting of the program.
    マスタＣＰＵがアプリケーションプログラムの書き換え中にスレーブＣＰＵにリセットをかけてアプリケーションプログラムを壊すことを防止する。 - 特許庁
  • Even in the case that a reset switch 35 is operated at the CPU runaway or the like, the CPU 31 is reset and restarted in a similar route.
    ＣＰＵ暴走時等にリセットスイッチ３５が操作された場合も同様の経路でＣＰＵ３１はリセット・再起動される。 - 特許庁
  • This bit arithmetic processing part 2 executes a program cooperatively with a CPU 1, and an arithmetic part 23 is operated independently of the CPU 1.
    ビット演算処理部２は、ＣＰＵ１と連係してプログラムを実行し、演算部２３は、ＣＰＵ１とは独立して動作する。 - 特許庁
  • Each CPU discriminates the area that data is not being written by the other CPU by the write area selection signal in data read.
    ＣＰＵは、書き込みエリア選択信号から相手側ＣＰＵがデータ書き込み中でないエリアを判別し、データ読み出しを行う。 - 特許庁
  • The wiring connecting the CPU 110 to the tuner 114 outputs information expressing the result of collation by the CPU 110.
    ＣＰＵ１１０とチューナ１１４とをつなぐ配線は、ＣＰＵ１１０による照合の結果を表わす情報を出力する。 - 特許庁
  • Then, when supply of drive power to the CPU is cut off, back-up power is supplied to the CPU (RAM).
    そして、ＣＰＵへの駆動電力の供給が断たれた場合には、ＣＰＵ（ＲＡＭ）に対しバックアップ電力が供給される。 - 特許庁
  • To reduce the switching frequency of a CPU according to the operating tendency of a user program in assigning the CPU to the user program.
    ユーザプログラムへのＣＰＵの割り当てに際して、ユーザプログラムの動作傾向に応じてＣＰＵの切り替え頻度を低減する。 - 特許庁
  • To enhance the use efficiency of memories provided on a CPU and a GPU in cooperative graphic processing by the CPU and the GPU.
    ＣＰＵとＧＰＵが連携してグラフィックス処理を行う場合、ＣＰＵとＧＰＵに搭載されたメモリの利用効率を高める。 - 特許庁
  • Software 10 of a cache way degeneration monitoring device 1 measures a CPU usage representing the percentage of CPU use.
    キャッシュウェイ縮退監視装置１のソフトウェア１０は、ＣＰＵが使用されている割合を示すＣＰＵ使用率を計測する。 - 特許庁
  • To determine whether the resetting of a CPU is caused by the runaway of the CPU or by changes with a power system.
    ＣＰＵのリセットが生じた原因がＣＰＵの暴走に起因するものか、電源系の変動に起因するものかを判別する。 - 特許庁
  • A master CPU 4 sends a slave address to a slave CPU 1, which once receiving the slave address, starts a timer.
    マスタＣＰＵ４はスレーブＣＰＵ１にスレーブアドレスを送信し、スレーブＣＰＵ１がスレーブアドレスを受信すると、タイマをスタートさせる。 - 特許庁
  • The CPU 38 of the light source device 4 and the CPU 55 of the CCU 5 can communicate with each other via communication interfaces 39, 59.
    光源装置４のＣＰＵ３８とＣＣＵ５のＣＰＵ５５とは、通信インターフェース３９，５９を介して通信可能である。 - 特許庁
  • A performance collection means 12 collects performance values such as a CPU usage rate and the like from the monitoring object device 5 at predetermined collection intervals.
    性能値採取手段12は、監視対象装置５からCPU使用率等の性能値を所定の採取間隔で採取する。 - 特許庁
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