「cpu」を含む例文一覧(31317)

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  • CPU MONITORING SYSTEM, DEVICE AND METHOD
    ＣＰＵ監視システム、装置、及び方法 - 特許庁
  • (2) Type of CPU and its operating speed
    ＣＰＵの種類及び演算速度 - 経済産業省
  • METHOD AND DEVICE FOR MONITORING CPU ABNORMALITY
    ＣＰＵ異常監視方法及び装置 - 特許庁
  • The CPU 1 conducts various functions.
    ＣＰＵ１は、各種機能を実現する。 - 特許庁
  • That output is delayed for one clock by an FF 14 and ORed with a first CPU clock C1 by an OR gate 15, and a second CPU clock C3 supplied to a CPU 11 and a memory 12 is fixed at the logic value 1 and is temporarily stopped.
    それをFF14により１クロック分遅らせ、オアゲート15で第１のCPUクロックC1との論理和をとり、CPU11及びメモリ12に供給される第２のCPUクロックC3は論理値１に固定され、一時停止する。 - 特許庁
  • MALFUNCTION-PREVENTING CPU INTERFACE CIRCUIT
    誤動作防止用ＣＰＵインターフェース回路 - 特許庁
  • BUS ARBITRATION SYSTEM IN MULTI-CPU SYSTEM
    マルチＣＰＵシステムのバス調停システム - 特許庁
  • CPU MODULE IN PROGRAMMABLE CONTROLLER
    プログラマブルコントローラにおけるＣＰＵモジュール - 特許庁
  • CPU LOAD ANALYSIS DEVICE AND PROGRAM
    ＣＰＵ負荷分析装置およびプログラム - 特許庁
  • When the difference between the reference CPU using rate and the CPU using rate of each section is equal to or less than an allowable range, the CPU using rate is considered as stable, and the reference CPU using rate is defined as the true CPU using rate.
    基準のＣＰＵ使用率と各区間のＣＰＵ使用率の違いが、許容範囲以下であれば安定しているとみなし、基準のＣＰＵ使用率を真のＣＰＵ使用率とする。 - 特許庁
  • MEMORY DEVICE AND CPU CONTROL METHOD
    メモリ装置及びＣＰＵの制御方法 - 特許庁
  • CPU RESOURCE MANAGEMENT DEVICE AND METHOD
    ＣＰＵ資源管理装置とその方法 - 特許庁
  • A CPU notifies the location information.
    ＣＰＵは、その位置情報を通知する。 - 特許庁
  • A CPU 3 performs command processing 61.
    ＣＰＵ３はコマンド処理６１を行う。 - 特許庁
  • CPU CONTROL METHOD, COMPUTER DEVICE USING THIS METHOD, CPU AND PROGRAM
    ＣＰＵ制御方法、これを用いたコンピュータ装置及びＣＰＵ並びにプログラム - 特許庁
  • A sub-CPU for setting a frequency is provided in addition to a main CPU, and a sub-LCD is connected to this sub-CPU.
    メインＣＰＵのほかに周波数設定用のサブＣＰＵを設け、このサブＣＰＵにサブＬＣＤを接続しておく。 - 特許庁
  • To improve heat transfer efficiency from a CPU in a CPU device to a heat radiator.
    ＣＰＵ装置のＣＰＵからの放熱器への伝熱効率を向上させる。 - 特許庁
  • The client CPU runs an operating system that serially communicates with the navigation processor.
    クライアントCPUは、航法プロセッサとシリアル通信するオペレーティングシステムを走行させる。 - 特許庁
  • The game machine comprises a main CPU 31a, an integrated control CPU 37a and a display control CPU 33a.
    本発明の遊技機は、メインＣＰＵ３１ａ、統括制御ＣＰＵ３７ａ及び表示制御ＣＰＵ３３ａを備える。 - 特許庁
  • The WRAPPER CPU 12 transfers the coded data to a COM CPU 16 or a MEM CPU 19.
    そして、ＷＲＡＰＰＥＲ ＣＰＵ１２は、符号化データをＣＯＭ ＣＰＵ１６またはＭＥＭ ＣＰＵ１９に転送する。 - 特許庁
  • a kind of computer architecture that has a large number of instructions hard coded into the CPU chip
    CPUチップにハードコードされた多数の命令を持つコンピュータ・アーキテクチャーの一種 - 日本語WordNet
  • Assume the defaults for the machine type cpu-type for instruction and addressing-mode availability and alignment.
    "\\-m" "cpu-type"デフォルトのマシンタイプをcpu-typeに仮定します。 これは生成する命令とアドレッシングモード、そして境界条件に関係します。 - JM
  • signals delivered when a process encountered the soft and hard RLIMIT_CPU limits were delivered one (CPU) second later than they should have been.
    シグナルが、本来送られるべき時点の 1 (CPU) 秒後に送られてしまう。 - JM
  • command can be used to determine the amount of CPU time consumed during the execution of a program.
    コマンドはプログラムの実行に費された総 CPU 時間を計るのに使用される。 - JM
  • a unit for measuring the execution speed of a computer's CPU (but not the whole system)
    コンピュータのCPUの実行速度を測るための単位（しかし全体のシステムでない） - 日本語WordNet
  • CPU, INTEGRATED CIRCUIT DEVICE, MICROCOMPUTER, ELECTRONIC EQUIPMENT AND METHOD FOR CONTROLLING CPU
    ＣＰＵ、集積回路装置、マイクロコンピュータ、電子機器、及びＣＰＵの制御方法 - 特許庁
  • The number of fixed lines is transmitted from the process controller 22 to a system controller (CPU) 12 (path [3]).
    確定ライン数を、プロセスコントローラ22からシステムコントローラ（CPU）12に送信する（パス〔３〕）。 - 特許庁
  • The processor system comprises a plurality of CPU modules connected to the shared bus, a shared memory connected to the shared bus 1 and shared by all of the CPU modules, and a timer interrupt generating unit for generating a timer interrupt signal to the plurality of the CPU modules.
    プロセッサシステムは、共有バスに接続される複数のCPUモジュールと、共有バス１に接続されて全てのCPUモジュールが共用する共有メモリと、複数のCPUモジュールへのタイマ割込信号を生成するタイマ割込生成ユニットとを備えている。 - 特許庁
  • In the CPU speed control processing, the execution period of a processor stop task (CPU Stop Task) is assigned to another period other than a real-time task execution period in order to periodically perform the CPU Stop Task including an instruction to stop the operation of the CPU 11.
    ＣＰＵ速度制御処理においては、ＣＰＵ１１の動作を停止する命令を含むプロセッサ停止タスク（CPU Stop Task）が定期的に実行されるように、CPU Stop Taskの実行期間をリアルタイムタスクの実行期間以外の他の期間に割り当てる処理が実行される。 - 特許庁
  • CPU AND ROM WRITER FOR GAME MACHINE
    遊技機用ＣＰＵ及びＲＯＭライター - 特許庁
  • MULTI-CPU SYSTEM AND PROGRAMMABLE CONTROLLER
    マルチＣＰＵシステムおよびプログラマブルコントローラ - 特許庁
  • CPU DEVICE WITH INSTALLED PN SIGNAL
    ＰＮ信号をインストールしたＣＰＵデバイス - 特許庁
  • A computer system has a computer that includes a plurality of CPU sockets including one or more CPU cores, a memory controller, memories connected under the respective plurality of CPU sockets, the plurality of CPU sockets being connected to each other.
    コンピュータシステムは、１個または複数のＣＰＵコア、メモリコントローラ、メモリ、及びクロスバスイッチを備えたＣＰＵソケットを複数接続して構成されるコンピュータを有する。 - 特許庁
  • CPU SWITCH AND INFORMATION PROCESSING SYSTEM
    ＣＰＵ切替器及び情報処理システム - 特許庁
  • FIXING STRUCTURE FOR HEAT RADIATOR TO CPU DEVICE
    ＣＰＵ装置への放熱器固定構造 - 特許庁
  • To shorten delay time of one-to-one information communication by providing a second line to be used for transmission of instruction information from a host CPU to each terminal CPU and state change notification information from each terminal CPU to the host CPU.
    ホストＣＰＵと複数の端末ＣＰＵをカスケード接続し、ホストＣＰＵと各端末ＣＰＵとの間での１対１通信では、高速通信が難しい。 - 特許庁
  • CPU DEVICE HAVING WRONG SETTING FUNCTION
    誤設定機能を有するＣＰＵ装置 - 特許庁
  • A CPU simulation part 7 outputs the number of CPU instructions counted during execution of software, and input information 21 to a software behavior analysis device 100 as input record data 33.
    CPU模擬部７はソフトウェアの実行時にカウントしたCPU命令数と入力情報２１とを、入力記録データ３３としてソフトウェア挙動解析装置１００へ出力する。 - 特許庁
  • REGISTER CONTROLLER AND MULTI-CPU SYSTEM
    レジスタ制御装置及びマルチＣＰＵシステム - 特許庁
  • FAIL-SAFE CPU PROCESSOR FOR ELECTRIC VEHICLE
    電気車のフェールセーフＣＰＵ処理装置 - 特許庁
  • The first two are the per-CPU cache allocation hit and miss counts: the number of times an object was or was not available in the per-CPU cache for allocation.
    最初の 2 つは per-CPU キャッシュのアロケーションヒットカウントとアロケーションミスカウントである。 すなわち、あるオブジェクトをアロケートしたときに、それが per-CPU キャッシュの内部に あった/なかった 回数である。 - JM
  • A portable terminal 10 includes a CPU 22.
    携帯端末１０はＣＰＵ２２を含む。 - 特許庁
  • A game apparatus 12 includes a CPU (40).
    ゲーム装置１２はＣＰＵ（４０）を含む。 - 特許庁
  • A system is CPU bound (has a CPU bottleneck) if the processor cannot execute fast enough to keep the number of processes on the run queue consistently low.
    システムは以下の場合CPUバウンドとなる（CPUボトルネックを持つ）。そのプロセッサが走行待ち行列上のプロセスの数を一貫して低く保つのに十分速く実行できないときにである。 - コンピューター用語辞典
  • INFORMATION PROCESSOR AND CPU UNIT
    情報処理装置、ならびにＣＰＵユニット - 特許庁
  • The 12V battery 29 is connected to a CPU 30 through a relay 31 for CPU.
    １２Ｖバッテリ２９は、ＣＰＵ用リレー３１を介してＣＰＵ３０に接続する。 - 特許庁
  • To reduce the overhead of a CPU for performing predetermined processing with an external device.
    外部デバイスを用いた所定の処理を行うためのCPUのオーバーヘッドを低減する。 - 特許庁
  • To calculate a whole path from a starting point to an ending point by utilizing a function of a multicore CPU.
    マルチコアCPUの機能を活かして、始点から終点までの全経路を計算する。 - 特許庁
  • When the CPU 10 cannot confirm 'write OK', the CPU 10 performs a write retrial.
    ＣＰＵ１０は、ライトＯＫを確認できないときには、ライトリトライ動作を実行する。 - 特許庁
  • The CPU 42 and the CPU interface part 12 are connected through a PCI bus 28.
    ＣＰＵ４２とＣＰＵインターフェース部１２とは、ＰＣＩバス２８により接続される。 - 特許庁
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