「data buffer」を含む例文一覧(6933)
＜前へ 1 2 .... 77 78 79 80 81 82 83 84 85 .... 138 139 次へ＞- On the other hand, the sub-picture decoder 7 transmits the transfer request of display switching command data DHG_-COLCON necessary for a horizontal interval in the horizontal interval, and the transferred display switching command data CHG_-COLCON are stored in a CHG_-COLCON buffer 20b of the buffer memory 20.
一方、サブピクチャデコーダ７は、水平帰線期間に当該水平帰線期間に必要となる表示切換コマンドデータＣＨＧ＿ＣＯＬＣＯＮの転送要求を送出し、該転送された表示切換コマンドデータＣＨＧ＿ＣＯＬＣＯＮをバッファメモリ２０のＣＨＧ＿ＣＯＬＣＯＮバッファ２０ｂに格納する。 - 特許庁 - If it is judged that the term of validity of a print job which is stored in an input buffer and not executed yet expired (S302: Yes) in print job management processing carried out during reception of data of a print job including expiration time information, the data of the print job are deleted from the input buffer.
有効期限時間情報を含む印刷ジョブのデータを受信中に実行する印刷ジョブ管理処理において、入力バッファに記憶されている未実行の印刷ジョブについて有効期限が切れていると判断すると（Ｓ３０２：Ｙｅｓ）、印刷ジョブのデータを入力バッファから削除する。 - 特許庁 - Then, the position of data 1012 is obtained by performing page feed from the layout information preserved in the buffer 105, and the layout information of the data 1012 is overwritten on the layout information for the first screen as the layout information for a second screen and preserved in the buffer 105 (S4).
次に、バッファ１０５に保存されているレイアウト情報からページ送りされてデータ１０１２の位置が得られ、データ１０１２のレイアウト情報が、第２画面用のレイアウト情報として、第１画面用のレイアウト情報に上書きされてバッファ１０５に保存される（Ｓ４）。 - 特許庁 - Then, the CPU 184 stores the PES header and the TS header and the data in the control information section into an output buffer 185, notifies an output control section 186 of the content information existing region in the shared memory 183, and stores the data of the content information into the output buffer 185.
以後、ＣＰＵ１８４は、ＰＥＳヘッダ、ＴＳヘッダ、制御情報部のデータを出力バッファ１８５に格納し、出力制御部１８６に対し共有メモリ１８３上のコンテンツ情報存在領域を通知し、出力バッファ１８５にコンテンツ情報部のデータを格納させる。 - 特許庁 - To solve the problem that, in the case a circuit becomes large-scaled, the delay quantity of a clock buffer tends to increase, which causes the change point of output data to approach the rising of the clock of LSI 1 when the delay quantity of the clock buffer approaches one cycle, and causes occurrence of latch miss, resulting in impossibility of correct receiption of data.
回路規模が大きくなると、クロックバッファの遅延量は大きくなる傾向にあり、そのため、クロックバッファの遅延量が１サイクルに近づくと、出力データの変化点とLSI1のクロックの立ち上がりが近づき、ラッチミスを起こしてしまい、データを正しく受け取れなくなってしまう。 - 特許庁 - A CPU 120 sets data whose kinds are different for each communication in regions B1-Bn of a communication buffer 131 synchronously with each communicating timing, and sets data whose kind is the same for each communication in a region A of the communication buffer 131 in a longer cycle thanwiring address counter part 13 by the 21.
ＣＰＵ１２０は、各通信タイミングに同期して通信毎に種類の異なるデータを通信バッファ１３１の領域Ｂ１〜Ｂｎにセットするとともに、通信タイミングよりも長い周期にて通信毎の種類が同じデータを通信バッファ１３１の領域Ａにセットする。 - 特許庁 - Packet data inputted from a reception port to which a server terminal or the like is connected are stored in the reception buffer memories 1-1, 1-2 and 1-3, and then the packet data are sent out from the reception buffer memories 1-1, 1-2 and 1-3 to a transmission port to which a client terminal or the like is connected.
サーバ端末等が接続された受信ポートから入力されるパケットデータを、受信バッファメモリ１−１，１−２，１−３に格納した後、該受信バッファメモリ１−１，１−２，１−３から、クライアント端末等が接続された送信ポートへ該パケットデータを送出する。 - 特許庁 - The controller 4 determines, on receipt of a retransfer request from the host 2 after the transfer, the presence of the influence of noise or the like in the data transferred to the host 2, and the data transfer control part 9 controls the I/O buffer switching part 8 to reduce the noise by lowering the drivability of the output buffer.
転送後、ホスト２からの再転送要求があると、コントローラ４は、ホスト２に転送したデータにノイズなどの影響があると判断し、データ転送制御部９がＩ／Ｏバッファ切り替え部８の制御を行い、出力バッファのドライブ能力を下げてノイズを低減する。 - 特許庁 - This control circuit controls one of the transistors of the buffer circuit so as to be ON and the other to be OFF according to data to be written, and controls both transistors of the buffer circuit so as to be OFF when no data is written in the memory cell.
そして、この制御回路は、メモリセルへのデータ書き込み時には、書き込むデータに応じてバッファ回路のトランジスタの一方をオン状態に、他方をオフ状態に制御し、メモリセルへデータ書き込みをしていない時には、バッファ回路のトランジスタの双方をオフ状態に制御する。 - 特許庁 - A client which reproduces streaming contents to be distributed from a server receives advertising data corresponding to contents and advertisement reproduction control information from the server, and reproduces the received advertising data under control following the buffer status of a content buffer or advertisement reproduction control information.
サーバから配信されるストリーミングコンテンツの再生を行なうクライアントにおいて、コンテンツ対応の広告データと広告再生制御情報をサーバから受信し、受信する広告データを、コンテンツバッファのバッファ状況、または、広告再生制御情報に従った制御の下に再生する。 - 特許庁 - Furthermore, output enable signals sdata_en are output from the I2S interfaces 16 to 18 to an output buffer, respectively, and consequently, the output buffer outputs data signals sdata_out, when the I2S data signals sdata_out are output from the I2S interfaces 16 to 18, respectively.
また、Ｉ２Ｓインタフェース１６〜１８からは、出力イネーブル信号ｓｄａｔａ＿ｅｎが出力バッファにそれぞれ出力されており、これにより、出力バッファは、Ｉ２Ｓインタフェース１６〜１８からＩ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが出力された際にこれらの信号をそれぞれ出力する。 - 特許庁 - In a test result output mode, a test result SOUT1 latched by the FFs 10, 11 is output to the data input and output node 15 via a tristate buffer 19, and a test result SOUT2 latched by the FFs 13, 14 is output to the data input and output node 16 via a tristate buffer 20.
テスト結果出力モード時は、ＦＦ１０、１１がラッチしたテスト結果ＳＯＵＴ１をトライステートバッファ１９を介してデータ入出力ノード１５に出力すると共に、ＦＦ１３、１４がラッチしたテスト結果ＳＯＵＴ２をトライステートバッファ２０を介してデータ入出力ノード１６に出力する。 - 特許庁 - A delay buffer 112 delays video data coded by a coding section 106, and delay buffers 115, 116 delay the coded video data in a delay time decreased more than the delay time of the delay buffer 112 by an interleave time length or over.
符号化部１０６により符号化された映像データを遅延バッファ１１２により遅延させると共に、遅延バッファ１１２の遅延時間よりも時間インターリーブ長以上短くした遅延時間で、上記符号化された映像データを遅延バッファ１１５，１１６により遅延させる。 - 特許庁 - The IC card interfacing device is capable of accurately receiving data by storing results of a parity check and a frame check in the reception buffer in a pair with the reception data, and by controlling writing of the reception buffer based on the results of a parity check and a frame check.
パリティ検査やフレーム検査の結果を受信データと一対にして受信バッファに格納するとともに、パリティ検査やフレーム検査の結果にもとづいて受信バッファの書き込み制御を行うことによって、正確にデータを受信することができるＩＣカード接続装置を提供する。 - 特許庁 - In data processing of the detection waveform, real-time processing is performed relative to processing from A/D conversion to buffer processing and data addition processing, and interruption processing is performed following the A/D conversion relative to the buffer processing and the data addition processing, to thereby reduce a data quantity to be processed in the real-time processing, and thereby the processing load of the digital processing device is reduced.
検出波形のデータ処理において、Ａ／Ｄ変換からバッファ処理およびデータ加算処理までの処理についてはリアルタイム処理を行うとともに、バッファ処理およびデータ加算処理についてはＡ／Ｄ変換に続いて割り込み処理を行うことによって、リアルタイム処理で処理するデータ量を低減させ、これによってデジタル処理装置の処理負担を低減する。 - 特許庁 - The transfer 4 completes the formation of the decoding image data based on the motion compensation decoder 2 of the reference image data stored in this frame buffer 1, and overwrites decoding image data stored in the TMP buffer 3 arbitrarily to a region which does not include a motion vector searching range Vp in a band-like region which performs extending in the shift direction, and transfers so that it may store the decoding image data.
転送部４は、このフレームバッファ１に格納されている参照画像データのうち、動き補償復号部２による復号画像データの生成が完了し、かつ、シフト方向に延在した帯状の領域に、動きベクトル探索範囲Ｖpが含まれない領域に対して、ＴＭＰバッファ３に保存されている復号画像データを随時、上書きして格納するように転送する。 - 特許庁 - A monitor camera system 100 comprises: a buffer 102 for successively inputting picture data with a unit time length and storing them; and a three-field time encoder 105 for encoding the stored picture data with the unit time length, within a time shorter than the unit time length when the picture data with the unit time length are stored in the buffer 102, and for outputting the encoded picture data.
監視カメラシステム１００は、単位時間長の画像データを順次入力して蓄積するバッファ１０２と、バッファ１０２に単位時間長の画像データが蓄積された場合に、単位時間長よりも短い時間内に、蓄積された単位時間長の画像データのエンコードを行い、エンコード後の画像データを出力する３フィールド時間エンコーダ１０５とを有する。 - 特許庁 - Parallelly to the processing, a second CPU 31 checks a first transmission bit and performs a data read processing to the first data buffer in the case that it is readable in a step S11, inverts the first reception bit in a step S12, and performs the data read processing similarly to the second data buffer and inverts a second reception bit in steps S13 and S14.
この処理と平行して第２CPU３１は、ステップＳ１１において第１送信ビットをチェックし、読み出し可能な場合第１データバッファに対してデータ読み出し処理を行い、ステップＳ１２において第１受信ビットを反転させ、ステップＳ１３およびＳ１４において第２データバッファに対して同様にデータ読み出し処理を行い、第２受信ビットを反転させる。 - 特許庁 - This image processing method, sequentially reads the display attribute data set on each of the 0th to 6th display layers of a layer-setting table 15a and generates the 0th to 6th display data, on the basis of the read display attribute data, to sequentially overwrite in the display buffer memory, then display the images by reading the data in the display buffer memory.
この画像処理方法は、レイヤ設定テーブル１５ａの第０〜第６の表示レイヤの各々に設定された表示属性データを順次読み出し、読み出した表示属性データに基づく第０〜第６の表示データを生成して表示バッファメモリに順次第０〜第６の順で上書きによって書き込み、表示バッファメモリ内のデータを読み出して画像表示を行う。 - 特許庁 - The digital camera 1 executes, in a multiple process manner a photograph process of writing image data of the latest image taken by a CCD 11 in a buffer 16, a recording process of recording image data read from the buffer 16 on an HDD unit 14, and a transmission process of transmitting the image data to the outside upon the receipt of an image data request from the outside.
本発明に係るデジタルカメラ１は、ＣＣＤ１１によって撮影された最新の画像の画像データをバッファ１６に書き込む撮影処理と、バッファ１６から画像データを読み出してＨＤＤ装置１４に記録する記録処理と、外部からの画像データ送信要求を受けて画像データを外部に送信する送信処理とを多重処理によって実行する。 - 特許庁 - The purpose is attained by using the buffer memory controller which detects a voice data interactive signal to stop writing to a buffer memory 15, generates a reference time timing signal on the basis thereof, stores a write address to the buffer memory 15 in this case, and controls reading from the buffer memory 15 from the same address as the write address.
バッファメモリ１５に対する書き込み動作を停止する音声データインアクティブ信号の検出し、これに基づいて基準時刻タイミング信号を生成し、このときのバッファメモリ１５に対する書き込みアドレス値を記憶し、この書き込みアドレス値と同じアドレス値から、前記バッファメモリ１５に対する読み出し動作を開始するように制御するバッファメモリ制御装置を以ってして課題の解決に当たる。 - 特許庁 - By providing an access queue holding circuit 18 for holding an access queue for starting a memory read cycle to the memory and a buffer number holding circuit 19 for holding a buffer number at that time, the access queue of the memory read cycle is prevented from being lost and reference is enabled without competition in the empty buffer number of a data buffer common for write and read processing.
メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。 - 特許庁 - This receiver circuit is constituted such that a sampling circuits 411, 412 that samples input signals DATA, DATAX, and a buffer circuit 420 that buffers the outputs from the sampling circuits, a determination circuit 430 that determines outputs from the buffer circuit, and a buffer control circuit 440 that keeps the input signal dependence of the buffer circuit outputs at a lower level until the timing of performing the sampling.
入力信号ＤＡＴＡ，ＤＡＴＡＸをサンプリングするサンプリング回路４１１，４１２と、該サンプリング回路の出力をバッファするバッファ回路４２０と、該バッファ回路の出力の判定を行う判定回路４３０と、前記サンプリングを行うタイミングまで、前記バッファ回路の出力の入力信号依存性を小さくしておくバッファ制御回路４４０とを備えるように構成する。 - 特許庁 - The ROM disk is made superior in compatibility by forming buffer areas as a data run-in and a data run-out at front/rear edges of a block (RUB) which is a recording and reproducing unit and adopting the same data arrangement system as a RAM disk.
記録再生単位であるブロック（ＲＵＢ）の前後端に、データランイン及びデータランアウトとしてバッファ領域が形成されるようにし、ＲＡＭディスクと同様なデータ配列方式とすることで互換性に優れたものとする。 - 特許庁 - To provide a data processing device which can reduce a loss time between processes of each block without increasing the storage capacity of a buffer even when data needed for processes by division blocks is present across a break of data transfer.
分割ブロック毎の処理に必要なデータが、データ転送の切れ目をまたいでいる場合でも、バッファの記憶容量を増大させることなく、各ブロックの処理間のロス時間を低減することができるデータ処理装置を提供する。 - 特許庁 - In the case that data in the advance-read registers 5-1, 5-2, 5-3 are outputted and data of a concerned class are stored in the shared buffer 13, the data are read in the corresponding advance-read register in advance.
先読みレジスタ５−１、５−２、５−３のデータが出力され、当該クラスのデータが共有バッファ１３に格納されている場合は、予め共有バッファ１３からデータを対応する先読みレジスタに読み出しておくことにより実行する。 - 特許庁 - When an integrated data amount of the intermediate codes held by the intermediate code-holding part 20 exceeds a predetermined amount, a rendering part 40 generates processed raster data having overlapping parts of objects removed and stores the data to a band buffer 50.
中間コード保持部２０に保持された中間コードの積算データ量が所定量を超えたとき、レンダリング部４０において、オブジェクトの重なる部分を取り除いた処理済ラスタデータを生成しバンドバッファ５０に記憶しておく。 - 特許庁 - Even while effective data is transferred to a display memory 8 and the display device 15 displays an image, image information on the original 16 read by a linear image sensor 2 is converted to digital data and this data is stored in a buffer memory 6.
表示メモリ８に有効なデータが転送されており表示装置１５に画像を表示中であっても、リニアイメージセンサ２により読み取られた原稿１６の画像情報をディジタルデータに変換し、このデータをバッファメモリ６に貯える。 - 特許庁 - A game controlling microcomputer reads the data (input data) in the input port 1 from the input port 1, and the exclusive OR is taken by bit between the input data and the content in a buffer of the input port 1 formed in the RAM.
遊技制御用マイクロコンピュータは、入力ポート１のデータ（入力データ）を入力ポート１から読み込み、入力データと、ＲＡＭに形成されている入力ポート１バッファの内容との間でビット毎に排他的論理和をとる。 - 特許庁 - A DVD buffer control unit 23B converts the data recorded in 64 k-byte array in the recording unit of the flash memory 4 into the data in 32 k-byte array in the recording unit of the DVD and then transfers this data to the DVD drive 5.
ＤＶＤバッファ制御部２３Ｂが、フラッシュメモリ４の記録単位である６４ｋバイト並びで記録されていたデータを、ＤＶＤの記録単位である３２ｋバイト並びにデータを変換してＤＶＤドライブ５に転送する。 - 特許庁 - In the disk array device 21 in the secondary site 2, a reception means 2111 receives transferred packed data into a reception buffer 2113, and a copy means 2112 multiply copies the update data in packed data into a cache 212 in the order of packing.
セカンダリサイト２のディスクアレイ装置２１では、受信手段２１１１が転送されてきたパッキングデータを受信バッファ２１１３に受信し、コピー手段２１１２がパッキングデータ内の更新データをパッキング順に１多重でキャッシュ２１２にコピーする。 - 特許庁 - When a read request signal RQ is output from the data processor 2, a read control signal RE is output from an AND 14 to the FIFO buffer 11 and the oldest data is read as read data RD.
更に、データ処理装置２から読み出し要求信号ＲＱが出力されると、ＡＮＤ１４からＦＩＦＯバッファ１１に読み出し制御信号ＲＥが出力され、一番古いデータが読み出しデータＲＤとして読み出される。 - 特許庁 - The controller reads data through the head from the LBA on the medium discriminated by LBA access sequence information in the data storage device discriminating sequence of the LBA accessed by a host device and stores it in the data fetch buffer.
コントローラは、ホスト装置がアクセスするＬＢＡのシーケンスを識別するデータ記憶装置内のＬＢＡアクセス・シーケンス情報により識別される媒体上のＬＢＡからヘッドを通じてデータを読取って、データ・フェッチ・バッファに記憶する。 - 特許庁 - Further, when the sales data can not be collected on the side of the headquarters 2 because of any communication trouble, the date is designated later and the relevant sales data stored in the data buffer device 32 of each shop 3 can be obtained in the future.
また、通信トラブル等により管理本部２の側で売上データを収集できなかった場合には、後日、その日付を指定して、各店舗３のデータバッファ装置３２に蓄積されている該当売上データを入手できる。 - 特許庁 - As the bit image data are not stored in the receiver buffer 10 and command analysis is not carried out, the unnecessary real-time processing is not started because of the incorrect recognition even if the bit image data includes the same data as the real-time processing command.
ビットイメージデータが受信バッファー１０に格納されてコマンド解析されることがないので、ビットイメージデータにリアルタイム処理コマンドと同一のデータが含まれていても誤認識により不要なリアルタイム処理が起動してしまうことがない。 - 特許庁 - In the printer 3, a CPU 23 permits the start of a transmission DMA after receiving data is stored in a buffer by the quantity calculated on the basis of a data receiving speed or a data transfer speed in order to prevent the generation of an underrun error.
プリンタ３では、ＣＰＵ２３が、アンダーランエラーが生じないようにするためにデータ受信速度やデータ転送速度に基づいて計算したデータ量だけ、バッファに受信データが貯まった後に、転送ＤＭＡの開始を許可する。 - 特許庁 - An elapsed time until data transmission by the transmitting and receiving part is finished is monitored on the basis of a timer count value registered in a buffer monitoring map after a data replaying part transfers data to the transmitting and receiving part (s240).
データ中継部から送受信部へのデータの転送が行われて以降、バッファ監視マップに登録されたタイマのカウント値に基づいて、この送受信部によるデータの送信が終了するまでの経過時間が監視される（ｓ２４０）。 - 特許庁 - Upon detection of a discontinuous period in digital stream data to be reproduced, after all the stored portions of the digital stream data in a buffer have been decoded, portions of the digital stream data subsequent to the discontinuous period are decoded using an updated time information.
再生対象であるデジタルストリームデータに不連続区間があると、バッファに保存されているデジタルストリームデータを全てデコーディングした後、新たな時間情報を用いて前記不連続区間後のデジタルストリームデータをデコーディングする。 - 特許庁 - A disc storage device 10 stores the write data in a cache region 14A of a data buffer 14 in response to the write command from a host, reports write completion to the host, and then writes the write data of the cache region 14A in a storage medium 19.
ディスク記憶装置（１０）は、ホストからのライトコマンドに応じて、ライトデータをデータバッファ（１４）のキャッシュ領域（１４Ａ）に格納して、ホストへライト完了を報告し、その後キャッシュ領域（１４Ａ）のライトデータを、記憶媒体（１９）に書き込む。 - 特許庁 - A data buffer 132 for conversion stores a plurality of newest samples in data B and 0-values which are inserted between the plurality of samples and whose number corresponds to the scale factor of the sampling rate conversion of the data B while shifting them as converting samples.
変換用データバッファ１３２は、データＢにおける最新の複数のサンプルと、該複数のサンプル間に挿入され、データＢのサンプリングレート変換の倍率に応じた個数の０値とを変換用サンプルとしてシフトしながら格納する。 - 特許庁 - As for a plurality of blocks constituting a region to be analyzed, out of data corresponding to every other block in the array, data other than data having been stored in the buffer memory 2 and used in the next operations are read.
解析対象となる領域を構成する複数のブロックについてその配列の１つおきのブロックに対応するデータのうち、バッファメモリ２に既に記憶されており次の回の演算において用いるデータ以外のデータを読み込む。 - 特許庁 - In the case that the video data PESa are fed to, e.g. the data multiplexer, where the data are multiplexed, a rate variable type multiplex buffer utilizes the information D7 to easily and quickly convert the rate into a prescribed rate.
このビデオデータＰＥＳａを例えばデータ多重化装置に供給して多重化処理を行う場合、レート可変型多重バッファでは、情報Ｄ７を利用して、所定レートへの変換を容易、かつ迅速に行うことが可能となる。 - 特許庁 - Even if the data start address of the run length compressed recording data stored in the receiving buffer section 42 is an odd address, the run length compressed recording data can be subjected to hardware development accurately by the decode circuit 28 starting from the head.
受信バッファ部４２に格納されているランレングス圧縮された記録データのデータ開始アドレスが奇数アドレスであっても、ランレングス圧縮された記録データの先頭から正確にデコード回路２８にてハードウェア展開することができる。 - 特許庁 - These pieces of data are inputted to a data output part 243 via an FIFO buffer 242 to detect FFh in the part 243 and to detect FFh of data except for FFh included in the marker based on marker position information.
これらのデータを、ＦＩＦＯバッファ２４２を介してデータ出力部２４３に入力し、データ出力部２４３においてＦＦｈを検出し、マーカ位置情報に基づいてマーカに含まれるＦＦｈ以外のデータのＦＦｈを検出する。 - 特許庁 - A game control microcomputer reads data (input data) of the input port 1 from the input port 1, and takes an exclusive OR for every bit between the input data and buffer contents of the input port 1 formed in a RAM.
遊技制御用マイクロコンピュータは、入力ポート１のデータ（入力データ）を入力ポート１から読み込み、入力データと、ＲＡＭに形成されている入力ポート１バッファの内容との間でビット毎に排他的論理和をとる。 - 特許庁 - In step 1 of a first radio station that transmits the data packets, M sets of packets constituted of (p) or less data packets whose required transmission times are equal to each other, are generated from one or more data frames stored in a transmission buffer.
データパケットを送信する第１の無線局のステップ１は、送信バッファに蓄積された１以上のデータフレームから、伝送所要時間が互いに等しいｐ個以下のデータパケットで構成されるパケットセットをＭ組生成する。 - 特許庁 - This processor is connected to an I/O bus 105 and has an I/O bus master controller 402 for controlling data transfer to the I/O bus 105 and a data buffer 404 for holding data and plural transfer modes (single transfer and burst transfer) can be switched.
ＩＯバス１０５に接続され、ＩＯバス１０５へのデータ転送を制御するＩＯバスマスタコントローラ４０２と、データを保持するデータバッファ４０４とを有し、複数の転送モード（シングル転送、バースト転送）を切り替え可能とする。 - 特許庁 - It is controlled to read out recording data belonging to different groups from a plurality of columns of the second buffer memory, edit recording data for a plurality of nozzles, and record based on the edited recording data.
そして、前記第２のバッファメモリの前記複数カラムそれぞれから異なるグループに属する記録データを読み出して、前記複数のノズルに対する記録データを編成して、編成された記録データに基づいて記録するよう制御する。 - 特許庁 - In a horizontal/vertical interpolation processing circuit 46, data are read out of the output image data buffer memories 451, 452 for the unit of the predetermined number of lines, interpolated and outputted onto a display device 3 as output image data 3a.
水平垂直補間処理回路４６では、出力画像用データバッファメモリ４５１，４５２から上記所定ライン数単位でデータが読み出されて補間処理が行われ、出力画像データ３ａとして表示装置３に出力される。 - 特許庁 - When the data are SDTV signals, the buffer memory 20 is regarded as one bank, processing data are successively written in one bank, the written processing data are read out and supplied to the succeeding processing part, wherein pipeline processing is not performed.
一方、データがＳＤＴＶ信号であった場合には、バッファメモリ２０を１つのバンクにして、処理データを１つのバンクに順次書き込み、書き込まれた処理データを読み出し次段の処理部に供給して、パイプライン処理は行わない。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
