「data buffer」を含む例文一覧(6933)

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  • When a synchronization signal interface portion 13 receives a data transfer execution command from a CPU 30 via a register control portion 11, the synchronization signal interface portion 13 transfers and temporarily stores a video signal data from each camera 200 to each ring buffer of a spool buffer 50, according to the order of command operation for a data write-in operation stored in a schedule list control unit 12.
    同期信号インタフェース部１３はレジスタ制御部１１を介してＣＰＵ３０からのデータ転送実行命令を受けたとき、スケジュールリスト制御部１２が備えるデータ書き込み動作の命令動作順序に従って、各カメラ２００からの映像信号のデータをスプールバッファ５０の各リングバッファに転送し、一時格納する。 - 特許庁
  • A system program executes, as an execution preparation processing of a control operation of a PLC, a processing for generating a reception buffer to store received input data in storage means and a processing for generating, for each of input data referred to by a control program, an input synchronization buffer made into the reference destination of the input data by the control program in the storage means.
    システムプログラムは、ＰＬＣの制御動作の実行準備処理として、受信された入力データを格納する受信バッファを記憶手段内に生成する処理と、制御プログラムから参照される入力データごとに、その制御プログラムが入力データの参照先とする入力同期バッファを記憶手段内に生成する処理とを実行させる。 - 特許庁
  • The semiconductor storage device has a reference voltage source connected to the capacitor of a cell included in a memory; a buffer circuit which holds data to be written in the cell; and a counter noise generation circuit which outputs a counter noise current canceling the noise current occurring when rewriting the data held in the cell to the reference voltage source according to data held by the buffer circuit.
    メモリが有するセルのキャパシタに接続される基準電圧源と、セルに書き込まれるデータを保持するバッファ回路と、前記バッファ回路の保持するデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路を有する半導体記憶装置を提供する。 - 特許庁
  • As a circuit to make DMA transfer of print data received by a variety of interfaces of a printer onto a main memory, a buffer sharing DMA circuit 30 is used which does not have buffers to temporarily store data from channels for every channel (buffer sharing DMA circuit 30 in which data from the channels are temporarily stored in buffers 0 to 15).
    印刷装置の，各種インタフェースにて受信された印刷データをメインメモリ上にＤＭＡ転送するための回路として、各チャネルからのデータを一時記憶するためのバッファを、チャネル毎に有さないバッファ共有ＤＭＡ回路３０（バッファ０〜１５に、各チャネルからのデータが一時記憶されるバッファ共有ＤＭＡ回路３０）を、用いておく。 - 特許庁
  • Regenerated data generated by the TDM demodulation part 32 are stored in the buffer 33, and a control part 40 performs such control that a clock signal extracted from GPS information by a clock extraction part 38 is used to read the regenerated data from the buffer 33 and the transmission signal is generated from the regenerated data by the CDM modulation part 34.
    ＴＤＭ復調部３２で生成された再生データをバッファ３３に記憶し、制御部４０が、クロック抽出部３８によりＧＰＳ情報から抽出されたクロック信号を用いてバッファ３３から再生データを読み出し、ＣＤＭ変調部３４でこの再生データから上記送信信号を生成するように制御する。 - 特許庁
  • A read control section 61 reads data from the buffer 60 for outputting to a signal processing section 52 and an RAW compression section 54, when the capacity of the buffer 60 is not zero and both the transfer requests A, B are approved.
    読み出し制御部６１は、バッファ６０の容量が空ではなく、且つ、転送要求Ａ、Ｂの双方が成立する場合にバッファ６０からデータを読み出し、信号処理部５２およびＲＡＷ圧縮部５４に出力する。 - 特許庁
  • To provide a digital filter and processing method thereof with which processing steps are reduced by suppressing a buffer size to a minimum, extending a filter coefficient memory and starting a data read pointer from a terminal end of a ring buffer all the time.
    バッファサイズを最小限に抑え、フィルタ係数メモリを拡張するとともにデータ読み出しポインタを常にリングバッファの最端からスタートすることにより、処理ステップを削減するデジタルフィルタおよびその処理方法を提供する。 - 特許庁
  • Then, the input of one current buffer is connected to a bus for a serial input and output data signal, and the input of the other current buffer is connected to one bus to three terminals for input, output, and direction control.
    そして、一方の電流バッファの入力にシリアル入出力データ信号のバスにつなぎ、もう一方の電流バッファの入力には入力用、出力用、方向制御用の３つの端子への１本のバスに接続する。 - 特許庁
  • A buffer memory controller 68 writes the sample data of one sampling time part inputted through an input/output path 69 in the buffer memories 64, 66 in the time of one sampling the microcomputer 14 occupies the bus 56 for performing the program.
    マイコン１４がプログラムを実行するためにバス５６を専有する１サンプル内の時間に、バッファメモリ制御装置６８は入出力経路６９を経て入力される１サンプル時間分のサンプルデータをバッファメモリ６４，６６に書き込む。 - 特許庁
  • A PID/CC rewrite control section 107 rewrites the value of a PID/continuity counter included in a TS packet when a DMA transfer, where a TS packet is read from a data buffer section 102 and written directly to a transmission buffer section 105.
    ＰＩＤ／ＣＣ書き換え制御部１０７は、データバッファ部１０２からＴＳパケットを読み出して直接送信バッファ部１０５へと書き込むＤＭＡ転送の際に、ＴＳパケットに含まれるＰＩＤ／コンティニュイティ・カウンタの値を書き換える。 - 特許庁
  • Afterwards, when the settlement instruction of one commercial transaction is issued, the settlement processing of one commercial transaction is operated based on the merchandise sale data stored in the merchandise item buffer, and the merchandise item buffer is cleared, and the reading operation of the electronic tag reader is resumed.
    その後、１商取引の締め指示があると、商品アイテムバッファに記憶された商品販売データに基づいて当該１商取引を締め処理するとともに商品アイテムバッファをクリアし、電子タグリーダの読取動作を再開させる。 - 特許庁
  • If the reference image of the next display picture is not yet decoded (S3) and when the buffer has no available capacity (S9), video frame data that is the latest one in the display order is erased (S10), and the reference image is decoded so as to store it in the buffer (S11).
    次表示ピクチャの参照画像がデコード済みでない場合で（Ｓ３）、バッファに空きがなければ（Ｓ９）、バッファから表示順で最も遅いものを削除し（Ｓ１０）、参照画像をデコードしバッファに格納する（Ｓ１１）。 - 特許庁
  • The resource port 3411 monitors the output and end of the printing job stored in a buffer 3415 at the point of time, and in the case that the buffer 3415 becomes empty, stores received resource data in the storage area 3419 of the printer and updates the resource.
    リソースポート3411は、その時点でバッファ3415に格納された印刷ジョブが出力され終わることを監視し、バッファ3415が空になった場合に、受信したリソースデータを印刷装置の格納領域3419に格納し、リソースを更新する。 - 特許庁
  • A buffer control part 44 reads out echo data from the frame buffer 46 and outputs the same to a display image forming part 50 and a displacement hysteresis image forming part 48 according to a readout address calculated by a readout address generator 42.
    バッファ制御部４４は、読み出しアドレス発生器４２が算出する読み出しアドレスに従って、フレームバッファ４６からエコーデータを読み出して、表示画像形成部５０および変位履歴画像形成部４８に出力する。 - 特許庁
  • A receiver side is provided with a fluctuation absorption buffer for absorbing delay fluctuation of the received packet, and dynamically changes the fluctuation absorption buffer amount in response to the delay fluctuation in a section of the encoded data for which the soundless flag is set.
    受信側では、受信したパケットの遅延変動を吸収する揺らぎ吸収バッファを設け、無音フラグが設定された符号化データの区間で遅延変動に応じて揺らぎ吸収バッファ量を動的に変更する。 - 特許庁
  • When a storage amount input to a first buffer and a storage amount input to a second buffer both exceed a prescribed storage amount, game data input to the first and second buffers are deleted at appropriate timing.
    第１のバッファに入力されている蓄積量と、第２のバッファに入力されている蓄積量とが、共に所定蓄積量を超えた場合に、適切なタイミングで第１、第２のバッファに入力されているゲームデータを削除する。 - 特許庁
  • The host 1 calculates the remaining free size of the receiving buffer, temporarily quits sending data when the calculated value becomes less than one band, and continues to obtain the status of the printer 3 until the free size of the receiving buffer becomes more than one band again.
    ホスト１は、受信バッファの残りの空きサイズを計算し、それが１バンド分未満になると、データ送信を一時止め、受信バッファの空きサイズが再び１バンド分以上になるまで、プリンタ３のステータスを取得し続ける。 - 特許庁
  • A deletion unit 105 of the transmitter 100 deletes (S208) a frame which is not associated with the event from the buffer 101 according to at least one of the number of frames or the volume of the video data stored in the buffer 101.
    送信装置１００の削除部１０５は、バッファ１０１に保存された動画データのフレーム数とデータ量とのうち少なくとも一方に応じて、イベントと対応付けられていないフレームをバッファ１０１から削除する（Ｓ２０８）。 - 特許庁
  • To provide a digital filter the number of processing steps of which can be decreased by minimizing a buffer size, extending a filter coefficient memory and always starting a data read pointer from an extreme point of a ring buffer and to provide its processing method.
    バッファサイズを最小限に抑え、フィルタ係数メモリを拡張するとともにデータ読み出しポインタを常にリングバッファの最端からスタートすることにより、処理ステップを削減するデジタルフィルタおよびその処理方法を提供する。 - 特許庁
  • A controller 2 is provided with a monitoring part control side 25 and a control side period setting part 26, and a receiving buffer size of a computer 4 for monitor and a buffer memory 23 of the controller 2 are observed to thereby adjust a data preparation period.
    制御装置２に監視部制御側２５と制御側周期設定部２６を設け，モニタ用計算機４の受信バッファサイズと制御装置２のバッファメモリ２３を観測することによってデータ作成周期を調整する。 - 特許庁
  • Between a buffer memory (HDD115) and the printed circuit board for the print engine 12, there is installed a direct transfer control unit 100 which is capable of fetching a rasterized data directly from the buffer memory and transmitting it in synchronization with a transfer clock on the print engine.
    バッファメモリ（ＨＤＤ１１５）とプリントエンジン基板１２の間に、バッファメモリから直接ラスタライジング後のデータを読み出しプリントエンジン基板の転送クロックに同期して送り出すことのできるダイレクト転送制御装置１００を設ける。 - 特許庁
  • Selector circuits 1 to 3 are provided to the pre-stage of the buffer, and each inverter can select a signal input to the buffer on the basis of selector logic, inverts a data signal, and the pre-emphasis amount and the number of pre-emphasis taps are adjusted by the select signal of the selector logic.
    バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁
  • This processor is provided with an announcing means so where each time when merchandise sales data for one customer stored in a buffer memory for registration are transferred to a buffer memory for settlement according to the input of a total key (ST3), warning is issued to an operator who operates the total key (ST5).
    合計キーの入力により登録用バッファメモリに格納された１客分の商品販売データを決済用バッファメモリに転送する毎に合計キーを操作したオペレータに対して警告を発する報知手段を設ける。 - 特許庁
  • The read information is responded to the client PC 10 and on the basis of the acquired buffer use state information, the client PC 10 operates a use rate or an empty capacity of the buffer to determine a communication interface to transmit print data thereto.
    読み取った情報をクライアントＰＣ１０に応答し、クライアントＰＣ１０では、取得したバッファの使用状態情報を元にバッファの使用率や空き容量を演算して印刷データを送信する通信インターフェースを決定する。 - 特許庁
  • With respect to design of a circuit including a boundary scan register, the wiring length estimate value between the boundary scan register which will be necessarily arranged in the vicinity of an I/O at the stage of layout buffer and the I/O buffer is stored in a data base 4.
    データベース４はバウンダリスキャンレジスタを含む回路の設計において、レイアウトの段階で必ずＩ／Ｏバッファの近傍に配置されるバウンダリスキャンレジスタとＩ／Ｏバッファとの間の配線長見積もり値が格納されている。 - 特許庁
  • Since out-of-synchronism between video and audio is proportional to the storage amount of the buffer, by adjusting the amount of audio data to be stored in the buffer, the receiving apparatus can achieve content reproduction in which video and audio are synchronized.
    映像と音声との同期のずれはバッファの蓄積量と比例するため、受信装置は、バッファに蓄積される音声データの量を調整することで、映像と音声との同期がとれたコンテンツ再生を実現することができる。 - 特許庁
  • The data reading control pat 109 reads the pointer of the selected packet from a period transmission queue buffer 105, reads a TS packet from a TS packet buffer 103, based on the pertinent pointer and outputs it to a transmission part 110.
    データ読み出し制御部１０９は、選択したパケットのポインタを周期送出キューバッファ１０５から読み出し、当該ポインタに基づいてＴＳパケットバッファ１０３からＴＳパケットを読み出して送出部１１０に出力する。 - 特許庁
  • The CPU 12 compares the average value with the residual buffer capacity, and if the average value exceeds the residual buffer capacity, does not permit reception of the transmission data Da but transmits a disconnect request signal from a communication interface 16 to the mobile computing device 2.
    そして、ＣＰＵ１２は平均値と残りバッファ容量とを比較し、平均値がバッファ容量超えると、送信データＤａの受信を許可せずに通信インターフェース１６から切断要求信号をモバイル機器２に送信させる。 - 特許庁
  • Reading, writing of the input buffer memory 112 and output buffer memory 113 are controlled by a DMA 114 according to the processing state of the processor 111 and the data input/output is performed even during the arithmetic processing of the processor 111.
    ＤＭＡ１１４は、入力バッファメモリ１１２、出力バッファメモリ１１３の読み出し、書き込みをプロセッサ１１１の処理状況に応じて制御し、プロセッサ１１１の演算処理中でもデータの入出力が行われるようにする。 - 特許庁
  • Clients of the object can use the buffer interface to access the object data directly, without needing to copy it first.Two examples of objects that support the buffer interface are strings and arrays.
    このオブジェクトの使い手は、バッファインタフェースを使うことで、オブジェクトをあらかじめコピーしておく必要なしに、オブジェクトのデータに直接アクセスできます。 バッファインタフェースをサポートするオブジェクトの例として、文字列型とアレイ (array) 型の二つがあります。 - Python
  • To provide an IC card capable of managing a session buffer so that a plurality of communication sessions can be processed in parallel and relatively large data can be processed by optimizing a session buffer configuration based upon the number of sessions which are already opened.
    開設済みセッション数を元にセッションバッファ構成を最適化することにより、複数の通信セッションを並行に処理可能，かつ，比較的大きなデータを処理可能なようにセッションバッファを管理できるＩＣカードを提供する。 - 特許庁
  • More particularly, the controller circuit 111 includes an output buffer section 12 which sequentially outputs the plurality of the pixel data to the column driver 113, and a frequency discrimination section 13 and output buffer selection section 14 as setting sections for setting the driving capability of the output buffer section 12 in correspondence to the resolution of the video signal.
    特に、コントローラ回路１１１は複数の画素データをカラムドライバ１１３に順次出力する出力バッファ部１２、および映像信号の解像度に対応して出力バッファ部１２の駆動能力を設定する設定部として周波数判別部１３および出力バッファ選択部１４を含む。 - 特許庁
  • Thus, the storage capacity of the line buffer 9 is enough to be less by having only to store only pixel data to the line buffer 9 through the use of the color correction device 3, and since it is not required to provide a frame buffer with a large storage capacity, the cost can be reduced.
    従って、この色補正装置３を用いると、ラインバッファには、抽出した画素データだけを記憶すればよいので、ラインバッファの記憶容量が少なくて済み、そのため、従来の色補正装置のように、記憶容量の大きなフレームバッファを備える必要がないので、その価格を低廉なものにすることができる。 - 特許庁
  • In the semiconductor memory apparatus 100 used as a semiconductor storing part of the semiconductor apparatus, an output buffer circuit 6 outputs input data D[n-1:0] transmitted by a bypass line extended to the output buffer circuit 6 from the input buffer circuit 5 to output ports OUT0 to OUTn-1 in a bypass mode.
    半導体装置の半導体記憶部として使用される半導体記憶装置１００では、出力バッファ回路６は、バイパスモード時に、入力バッファ回路５から出力バッファ回路６まで延在するバイパス線によって伝達される入力データＤ［ｎ−１：０］を出力ポートＯＵＴ０〜ＯＵＴｎ−１に出力する。 - 特許庁
  • An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.
    通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁
  • Since a trace buffer control part 23 temporarily stores a trace packet generated by the trace information from the trace detection part 21 in a trace buffer 17 and a trace data output part 24 reads the trace information from the trace buffer 17 and supplies an emulator 13 with it, the emulator 13 stores the trace information in a trace memory 13a.
    トレースバッファ制御部２３は、トレース検出部２１からのトレース情報より生成されたトレースパケットをトレースバッファ１７に一時的に記憶し、トレースデータ出力部２４がトレースバッファ１７からトレース情報を読み出してエミュレータ１３に供給するので、エミュレータ１３がトレース情報をトレースメモリ１３ａに記憶する。 - 特許庁
  • When it is determined by the error determination unit 2 that the outline buffer 106 overflows with the contour data, a pixel position transfer unit 3 performs the setting by adding a numeric value in excess of a numeric value that can be set in the outline buffer 106 to a numeric value of the outline buffer 106 for the pixel adjacent to the original overflowing pixel.
    ピクセル位置移送部３は、エラー判定部２でアウトラインバッファ１０６が輪郭データでオーバーフローすることを判別した場合に、そのアウトラインバッファ１０６に設定できる数値を超える分の数値を、元のオーバーフローする画素に隣接する画素のアウトラインバッファ１０６の数値に加算して設定する。 - 特許庁
  • In the semiconductor storage device for reading the multivalued data in the time division, by arranging multiple control signal lines for controlling the timing at which an output buffer circuit operates, the noise can be reduced by shifting operating timing of output buffer circuits and reducing the number of the output buffer circuits operating simultaneously.
    多値データを時分割に読み出す半導体記憶装置において、出力バッファ回路の動作するタイミングを制御する制御信号線を複数設けることにより、出力バッファ回路の動作するタイミングをずらし、同時に動作する出力バッファ回路の数を減らすことにより、ノイズを低減させることができる。 - 特許庁
  • The post-stage device first supplies the paper which is transported from the pre-stage device to the buffer device and loaded on the highest part of the tray of the buffer device, using the sent information relating to the tray of the buffer device, and first prints the first page of an image data composed of two or more pages which is input in the paper.
    後段装置は送信されたバッファ装置のトレイに関する情報を用い、前段装置からバッファ装置に搬送され、バッファ装置のトレイの一番上に積載された用紙から給紙し、この用紙に入力した複数ページから構成される画像データをその最初のページから印刷を行うことを特徴とする。 - 特許庁
  • When a command for recording a still image is received at an operation input section 25, a control section 26 selects a buffer memory 21 for storing image data corresponding to the motion picture displayed at a display section 16 among three buffer memories 21, and supplies an output select signal indicative of that buffer memory 21 to a selector 22.
    制御部２６は、操作入力部２５により静止画像の記録の指令が受け付けられたときに、表示部１６に表示されている動画像に対応する画像データを記憶するバッファメモリ２１を、３つのバッファメモリ２１の中から選択し、そのバッファメモリ２１を表す出力選択信号をセレクタ２２に供給する。 - 特許庁
  • A controller 3-2 starts operation by power supply input, reset, etc., and divides a buffer provided for a main storage device 3-4 according to a buffer ratio inputted from an input device 3-1 or a preset buffer ratio in order to perform data transmission with plural secondary storage devices.
    制御装置３−２は、電源投入、リセットなどにより動作を開始し、複数の２次記憶装置との間でデータ伝送を行うために、主記憶装置３−４に設けられたバッファを、入力装置３−１から入力されたバッファ比率、または予め設定されたバッファ比率に従って分割する。 - 特許庁
  • The sector buffer 10 has a first ring buffer (BUF_W) 12 for temporarily retaining an external writing request to a storage medium prior to the processing to the storage medium and a second ring buffer (BUF_R) 11 for retaining the data read from the storage medium according to an external reading request to the storage medium.
    セクターバッファ１０は、記録媒体に対する外部からの書き込み要求を記録媒体への処理に先立って一時的に保持する第１のリングバッファ（ＢＵＦ＿Ｗ）１２及び記録媒体に対する外部からの読み出し要求に応じてこの記録媒体から読み出されたデータを保持する第２のリングバッファ（ＢＵＦ＿Ｒ）１１を持つ。 - 特許庁
  • Each pixel at the pixel array 3 comprises a capacitor C3 connected between a power supply line L1 and a control line L2, a buffer 13 for storing binary data corresponding to the accumulation charge of the capacitor C3, a transistor Q3 for performing write control to the buffer 13, and a transistor Q4 for resetting for initializing the buffer 13 and the capacitor C3.
    画素アレイ部３の各画素は、電源線Ｌ１と制御線Ｌ２との間に接続されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。 - 特許庁
  • To reduce a buffer management processing burden in image data processing for the unit of a predetermined rectangular shape by ensuring an intermediate buffer for the rectangular shape unit adaptively for the set condition such as an image processing mode, and optimizing the size of the intermediate buffer between blocks in accordance with processing contents and capability.
    設定される画像処理モード等の条件に適応して確保される矩形形状単位の中間バッファを確保して、各ブロック間の中間バッファのサイズを処理内容と能力に応じて最適化して、所定の矩形形状単位の画像データ処理時におけるバッファ管理処理負担を軽減することである。 - 特許庁
  • In the case of transferring the block of pixel data from a transmission side multiline frame buffer area 204 to a destination multiline frame buffer area 208, the physical position relation between a first raster line corresponding to the destination multiline frame buffer area 208 and a current raster line is judged and corresponding to the judged result, a path is switched into high-speed or low-speed path.
    送り側マルチライン・フレーム・バッファ領域から宛先マルチライン・フレーム・バッファ領域へ画素データのブロックを転送する際に、宛先マルチライン・フレーム・バッファ領域に対応する最初のラスタ・ラインと現在のラスターラインとの物理的な位置関係を判断し、判断結果に応じて高速パスあるいは低速パスに切り替える。 - 特許庁
  • To provide a device and a method for circuit emulation clock generation which make it possible to adjust the optimum buffer storage depth when data transmission delay is reduced by an adaptive block method and also make it possible to adjust buffer storage depth even in operation by providing a protection buffer for underflow prevention.
    アダプティブクロック法においてデータ伝送遅延を低減する際に、最適なバッファ格納深さの調整することを可能にすると共に、アンダフロー防止用の保護バッファを設けることで運用中でもバッファ格納深さを調節することを可能とするサーキットエミュレーションクロック再生装置及びその方法を提供する。 - 特許庁
  • In such a case, if the amount of all still image data in the still image buffer 105 exceeds the amount of data recordable within one moving image recording standstill term, still image data as many as the amount of data recordable within one moving image recording standstill term are recorded on the disk medium 111.
    この際、静止画バッファ１０５内の全静止画像データのデータ量が、１回の動画記録休止期間内に記録可能なデータ量を越えている場合には、１回の動画記録休止期間で記録可能なデータ量に収まるだけの枚数の静止画像データをディスクメディア１１１に記録する。 - 特許庁
  • Data to be stored in the memory 16 for printing is the data on illustrated image composited in the personal computer 1 and a printing processing to a sheet of recording paper is performed by transmitting the data from the memory 16 for printing to a printing control circuit by every piece of line data via a line buffer 17 in the thermal printer 3.
    この印刷用メモリ１６に格納されるデータは、パーソナルコンピュータ１においてイラスト画像の合成処理が行われたデータであり、サーマルプリンタ３では印刷用メモリ１６からラインバッファ１７を介して１ラインデータづつ印刷制御回路に送り、記録紙への印刷処理を行う。 - 特許庁
  • That is, a shift register 105 of the serial bus interface sections converts the serial data SDA into parallel data PDA synchronously with the serial clock SCL and a 2nd buffer 107 latches the parallel data PDA converted from the serial data SDA by the shift register 105 synchronously with the vertical synchronizing signal VS.
    即ち、シリアルバスインタフェース部のシフトレジスタ１０５により、シリアルクロックＳＣＬに同期してシリアルデータＳＤＡをパラレルデータＰＤＡに変換し、シフトレジスタ１０５によって変換されたパラレルデータＰＤＡを、垂直同期信号ＶＳに同期して第２バッファ１０７にラッチする。 - 特許庁
  • A feedback bypass route for transferring the pixel data from a blend circuit 102 for performing a prescribed arithmetic processing is provided, one of the pixel data from a buffer memory 100 for storing the pixel data and the pixel data of the feedback bypass route is selected and the arithmetic processing is performed in the blend circuit 102.
    所定の演算処理を行なうブレンド回路（１０２）からの画素データを転送するフィードバックバイパス経路を設け、画素データを格納するバッファメモリ（１００）からの画素データとこのフィードバックバイパス経路の画素データの一方を選択してブレンド回路（１０２）において演算処理を行なう。 - 特許庁
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