「decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 63 64 65 66 67 68 69 70 71 .... 141 142 次へ＞- A turbo decoder 610 receives a coding sequence x, a coding sequence y1, and a coding sequence y2 and outputs a decoding result.
ターボ復号器６１０は、符号化系列ｘと、符号化系列ｙ１と、符号化系列ｙ２を入力として復号結果を出力する。 - 特許庁 - To provide a column decoder that decodes column addresses and outputs column selection signals, and a semiconductor memory apparatus using the same.
本発明は、カラムアドレスをデコードしてカラム選択信号を出力するカラムデコーダ及びこれを用いた半導体メモリ装置を提供する。 - 特許庁 - To exploit this watermark enabled functionality, the integrated application uses a watermark decoder to access the related metadata and actions.
上記透かしイネーブル機能を活用する為に、統合アプリケーションは、関係するメタデータや動作にアクセスする為に透かしデコーダを使用する。 - 特許庁 - A CM image data macroblock decoder 13 is designed to decode the CM image data read out from a CM image data accumulating unit 12 by macroblock units.
ＣＭ画像データマクロブロックデコーダ１３はＣＭ画像データ蓄積部１２から読出したＣＭ画像データをマクロブロック単位でデコードする。 - 特許庁 - The reproducing data obtained by the first decoder 6 is selectively inputted to an encoder 16 by an encoder data selecting means 15.
第１デコーダ６により得られる再生データをエンコーダ入力選択手段１５により選択的にエンコーダ１６に入力させる。 - 特許庁 - To reduce cost by simplifying a turbo decoder of a receiver in a TDD/CDMA communication system using a turbo code to reduce required memory capacity.
ターボ符号を用いたTDD/CDMA通信方式における受信機のターボ復号器を単純化し、所要メモリ容量を減らし、コストを下げる。 - 特許庁 - This 8-bit processor is designed step by step as a hierarchical composition of several functional units (ALU, instruction decoder, memory).
この８ビット・プロセッサは, いくつかの機能単位（論理演算装置, 命令デコーダ, メモリ)の階層的な構成体として段階的に設計された. - コンピューター用語辞典 - By providing the characteristics of the noise shaper in the decoder 104, the effect of removing an error generated in the 1-bit D/A converter array 105 is obtained.
デコーダ104にノイズシェーパの特性を持たせることで１ビットＤ／Ａ変換器列105で発生する誤差を除去できる効果が得られる。 - 特許庁 - A start position detecting section 271 detects the start position of a slice at which a decoder 265 starts decoding on the basis of the slice position information.
スタート位置検出部２７１は、スライス位置情報に基づいて、デコーダ２６５がデコードを開始するスライスの開始位置を検出する。 - 特許庁 - The corrected data outputted from the RS-LDC decoder 14 are sent to a data output circuit 20 and are utilized in succeeding applications.
ＲＳ−ＬＤＣデコーダ１４から出力された訂正データは、データ出力回路２０に送られ、以後のアプリケーションで利用される。 - 特許庁 - A low-density parity check (LDPC) decoder is coupled to the BCJR equalizer to receive channel bit reliabilities therefrom.
低密度パリティチェック（ＬＤＰＣ）復号器は、ＢＣＪＲ等化器に接続されて、ＢＣＪＲ等化器からチャネルビット信頼度を受信する。 - 特許庁 - Accordingly, even when a decoder includes only decoding throughput based on a normal speed, smooth special playback can be performed.
よって、復号部が通常速度に対応した復号処理能力しか備えていない場合でも、円滑な特殊再生が可能となる。 - 特許庁 - BS digital broadcast receiver 1 comprises a tuner 11 for demodulating transmission data from received signals, a transmission line decoder 14 for performing a transmission line decoding, such as Viterbi decoding, deinterleaving, etc., of the transmission data demodulated by the tuner 11, an RS decoder 15 for RS-decoding the transmission data outputted from the line decoder 14, and a reception conditions detector 16 for informaing a user of the reception conditions.
ＢＳデジタル放送受信装置１は、受信信号から伝送データを復調するチューナ１１と、チューナ１１により復調された伝送データに対してビタビ復号，デインタリーブ等の伝送路復号を行う伝送路復号部１４と、伝送路復号部１４から出力された伝送データに対してＲＳ復号を行うＲＳ復号部１５と、受信状態をユーザに通知する受信状態検出部１６と備える。 - 特許庁 - In this front-end signal interpolation circuit, an address decoder 27 sets a memory 25 to the write mode to determine the address during the period where a flaw detection signal 43 is not supplied.
キズ検出信号４３が供給されない期間、アドレスデコーダ２７は、メモリ２５を書き込みモードとし、アドレスを決定する。 - 特許庁 - This reproduced signal is fed to a reproduction processing section 3, from which a bit stream is extracted and fed to a decoder circuit 4.
この再生信号が再生処理部３に供給されてビットストリームが取り出され、このビットストリームがデコーダ回路４に供給される。 - 特許庁 - A first integrated circuit chip 10 has a USB interface circuit 11, a compression decoder 12, a CPU 13, and a mask ROM 14.
第１の集積回路チップ１０は、ＵＳＢインターフェース回路１１、圧縮デコーダ１２、ＣＰＵ１３、マスクＲＯＭ１４を持っている。 - 特許庁 - To provide an image encoder and an image decoder for improving a band width of a main memory and use efficiency of a cache memory.
メインメモリのバンド幅及びキャッシュメモリの利用効率を改善することができる画像符号化装置及び画像復号装置を提供する。 - 特許庁 - Thereafter, data recorded on the groove are reproduced, and their data error amount PI is stored in a memory 903 from an ECC decoder 902.
しかる後、前記グルーブに記録したデータを再生し、そのデータエラー量ＰＩをＥＣＣデコーダ９０２からメモリ９０３にストアする。 - 特許庁 - The sensor transmitter 20 transmits the encoded read value to a decoder 22 positioned in the vicinity of the opening part of the oil well or the other blind hole.
センサ送信器２０は、符号化読取値を、油井の開口部または他のブラインドホールに近接して位置するデコーダ２２に送信する。 - 特許庁 - When starting multiplexing, the multiplexing processing unit 30 increments an output rate of one elementary stream so as to reduce delay, that may generates when starting playback at a decoder side, within such a range as not to change the output rate and such a range as not to make overflow a buffer of the decoder that plays back the TS.
この多重化の開始時に、多重化処理部３０は、出力レートを変更しない範囲で、かつ、当該TSを再生するデコーダのバッファをオーバーフローさせない範囲で、デコーダ側での再生開始時に発生する遅延を軽減させるべく一方のエレメンタリストリームの出力レートを増分する。 - 特許庁 - A CRC judger 12(14) operates the CRC judgment of the decoded result of a decoder 11(13) in this repeated decoding process, and when any frame without any code error is present, the outside information Le corresponding to the frame is increased, and transmitted to the following decoder 13(11).
この繰り返し復号の過程において、ＣＲＣ判定器１２（１４）は復号器１１（１３）の復号結果のＣＲＣ判定を行い、符号誤りがないフレームがある場合には、そのフレームに対応した外部情報Ｌｅを大きくして後続の復号器１３（１１）を送る。 - 特許庁 - When redundant replacement is not performed, a regular row decoder 140.i receives a pre-decode address signal, selects a word line in a correspondent regular memory cell block, when redundant replacement is performed, a redundant row decoder 142.i receives a pre-decode signal, and selects a redundant word line in a redundant memory cell block.
冗長置換を行なわない場合、正規行デコーダ１４０．ｉは、プリデコードアドレス信号を受けて、対応する正規メモリセルブロック中のワード線を選択し、冗長置換をする場合、冗長行デコーダ１４２．ｉは、プリデコード信号を受けて、冗長メモリセルブロック中の冗長ワード線を選択する。 - 特許庁 - To provide a digital broadcast receiver that can attain OSD display on a monitor TV by compositing OSD data without the use of image compositing and can eliminate the need for a video decoder and an audio decoder in the case that the monitor TV is provided with a digital broadcast reception function.
画面合成を使わずにＯＳＤデータを合成してモニタＴＶに映した際のＯＳＤ表示を可能とし、また、モニタＴＶ側がデジタル放送の受信機能を備えている場合には、ビデオデコーダやオーディオデコーダの省略を可能としたデジタル放送受信装置を提供する。 - 特許庁 - An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits.
ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコードする正規デコーダ２１と、ＲＬＬデータにおける変化ビットとその前または後のビットをデコード非対象ビットとしてケアしないでデコードする不正規デコーダ２２とを備えている。 - 特許庁 - This digital broadcasting receiving device having at least two decoders is configured to tune in to the same program for the two decoders in a normal viewing status, and to assign the output of the first decoder for viewing and the output of the second decoder for recording.
少なくとも２つのデコーダを持つデジタル放送受信装置において、通常視聴状態において、２つのデコーダに対し同じ番組への選局を行い、２つのデコーダのうち第１デコーダの出力は視聴用、第２デコーダの出力は録画用に割り当てておくようにする。 - 特許庁 - In some embodiments, the broadcast receiver includes an LLR mapper to generate LLRs from demodulated data samples, a low-density parity-check (LDPC) decoder to generate decoded data from the LLRs, and an LLR optimizer to dynamically select a scale factor for the LLR mapper based on a number of iterations for convergence of the LDPC decoder.
本実施の形態では、ブロードキャストレシーバは、復調データサンプルからLLRを生成するLLRマッパ、LLRから復号化データを生成する低密度パリティ検査（LDPC）デコーダ、及びLDPCデコーダの収束のための繰り返し回数に基づいてLLRマッパのスケールファクタを動的に選択するLLR最適化器を含む。 - 特許庁 - A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.
半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁 - To provide a transmission system which makes a decoder recognize an erroneous transmission data and enables the decoder to perform autonomous decoding processing on its side when a high efficiency compression coded data including a variable length coding is transmitted from a coding device to a decoding device.
可変長符号化を含む高能率圧縮符号化処理されたデータを符号化装置から復号装置側に伝送する際に、復号装置側にエラーが生じている伝送データを認識させ、復号装置側で自律した復号処理を可能とする伝送システムを提供する。 - 特許庁 - And the output signal of the second adaptive equalizer circuit 9 is supplied to a decoder 10 of, for example, a Viterbi decoding algorithm, and the signal from this decoder 10 is supplied to, for example, an error correction code decoding circuit 11, and reconstructed into digital data simultaneously with error correction.
そして第２の適応型等化回路９の出力信号が、例えばビタビ復号アルゴリズムによるデコーダー１０に供給され、このデコーダー１０からの信号が、例えば誤り訂正符号復調回路１１に供給されて、誤り訂正と同時にデジタルデータの再構築が行われる。 - 特許庁 - In a receiver for digital broadcasting, an signal error rate considered the degree of signal deterioration of viewer's perception is newly calculated based on the decode error frequency produced at a video decoder and an audio decoder, and at a crossing of the calculated error rate beyond a predetermined threshold level, a demodulation method is switched from a high layer to a low layer.
映像や音声デコーダで生じるデコードエラーの頻度から、視聴者が知覚する信号の劣化度を想定した、信号の誤り率を新たに算出し、誤り率があらかじめ設定した閾値を超えた場合に、高階層から低階層へ変調方式を切替える。 - 特許庁 - When a compared result is matched with, a block decoder 53 in the R/D block core 47-RD is made into a selection state, a block decoder 53 in a defective block core is made into a forced non-selection state, and a defective block core is replaced by a R/D block core 47-RD.
比較結果が一致した場合、Ｒ／Ｄブロックコア４７−ＲＤ中のブロックデコーダ５３を選択状態、不良ブロックコア中のブロックデコーダ５３を強制非選択状態とし、不良ブロックコアをＲ／Ｄブロックコア４７−ＲＤに置き換えることを特徴としている。 - 特許庁 - This circuit is provided with a DRAM core circuit 10 using an address signal multiplexing system, an address decoder 11 of a row system, an address decoder 12 of a column system, and control circuit s NA1-NA4, 15 allotting selectively one part of an input address signal to one part of an address signal of a row system or one part of an address signal of a column system.
アドレス信号多重化方式を用いたDRAMコア回路10と、ロウ系のアドレスデコーダ11と、カラム系のアドレスデコーダ12と、アドレス信号入力の一部をロウ系のアドレス信号の一部またはカラム系のアドレス信号の一部に選択的に割り当てる制御回路NA1 〜NA4 、15とを具備する。 - 特許庁 - A horizontal direction memory 4 once writes therein five regional data A, B, C, D, E generated by a horizontal direction counter circuit 1, a vertical direction counter circuit 2, and a decoder circuit 3 according to write addresses from a horizontal direction counter decoder 5 and the five regional data A, B, C, D, E are read according to read addresses.
水平方向メモリ４は水平方向カウンタ回路１と垂直方向カウンタ回路２とデコーダ回路３とによって発生された５つの領域データＡ，Ｂ，Ｃ，Ｄ，Ｅを水平方向カウンタデコーダ５からの書込みアドレスで一旦書込み、読出しアドレスで読出される。 - 特許庁 - When setting is made so that reproduction processing of a video signal is performed (YES at S1) and indication of reproduction is given to a control part by the user, the control part decodes A_PCK and V_PCK by an audio decoder and a video decoder, and reproduces a voice signal and a video signal (S5).
映像信号の再生処理を行うように設定されているときには（Ｓ１でＹＥＳ）、ユーザにより制御部に対して再生の指示が与えられると、制御部が、Ａ＿ＰＣＫとＶ＿ＰＣＫとをオーディオデコーダとビデオデコーダとによりデコードして、音声信号と映像信号とを再生する（Ｓ５）。 - 特許庁 - The semiconductor device 100 includes a decoder 103 that is connected between a power terminal 5 to which a supply voltage is supplied and a ground terminal 6, and decodes a signal inputted from input terminals 41-43; and a power supply control circuit 109 for disconnecting the power terminal 5 from the decoder 103.
半導体装置１００は、電源電圧が供給される電源端子５とグランド端子６間に接続され、入力端子４１乃至４３から入力された信号をデコードするデコーダ１０３と、電源端子５とデコーダ１０３間を切断する電源制御回路１０９とを含む。 - 特許庁 - To provide a recording device etc., that records audio having such constitution that the audio can easily be reproduced by a reproducing device equipped with the same decoder as before and also records audio etc., which can easily be reproduced even by a reproducing device equipped with a decoder exclusively for DVD.
従来と同等のデコーダを備えた再生装置において容易に再生することが可能な構成の音声等を記録すると共に、ＤＶＤ専用のデコーダを備えた再生装置においても容易に再生することが可能な音声等を記録する記録装置等を提供する。 - 特許庁 - Besides, an audio sub unit 81 is housed in the audio amplifier 80 and a decoder function block 82, feature function block 84 and processing function block 83 capable of having a common function with the decoder function block 72 and feature function block 73 are housed in this audio sub unit 81.
また、オーディオアンプ８０には、オーディオサブユニット８１が収納され、このオーディオサブユニット８１には、デコーダファンクションブロック７２及びフィーチャファンクションブロック７３と共通の機能を持たせることが可能なデコーダファンクションブロック８２及びフィーチャファンクションブロック８４と、プロセッシングファンクションブロック８３とが収納される。 - 特許庁 - The error control apparatus 200 includes a mask indicator 212 for outputting mask data, a pre-decoder 210 for performing masking for the reserved bit included in the received data by using the mask data output from the mask indicator 212, and a decoder 220 for decoding the masked received data.
マスクデータを出力するマスクインジケータ２１２と、マスクインジケータ２１２が出力したマスクデータを用いて、受信データに含まれる予備ビットに対してマスキングを行うプリデコーダ２１０と、マスキングされた受信データに対してデコーディングを行うデコーダ２２０とを含む誤り制御装置２００。 - 特許庁 - To provide a turbo decoder that enhances decoding performance, while realizing downsizing, reduction in weight, low power consumption which hardly affects a processing speed by minimizing the increase in the hardware and software as required and to provide a mobile communication system provided with the turbo decoder and employing the CDMA technology.
ハードウェアやソフトウェアの増加を必要最小限に抑えて、処理速度への影響が少ない、小型・軽量化・低消費電力化を実現しつつ復号性能を向上させたターボデコーダ、及びそれを備えたＣＤＭＡ技術を用いた移動体通信システムを提供する。 - 特許庁 - The processor is provided that includes an instruction fetch unit operable to fetch instructions associated with a plurality of processor threads, a decoder responsive to the instruction fetch unit, issue logic responsive to the decoder, and a register file including a plurality of banks corresponding to the plurality of processor threads.
複数のプロセッサスレッドに関連した命令をフェッチするように動作可能な命令フェッチユニットと、命令フェッチユニットに応答するデコーダと、デコーダに応答する発行ロジックと、複数のプロセッサスレッドに対応する複数のバンクを含むレジスタファイルとを含むプロセッサが提供される。 - 特許庁 - In a first decoder 23, a contract key is extracted from the separate information on the basis of a contract key, and in a second decoder 22, a scramble key is extracted from the program information on the basis of the contract key and is supplied to a descrambler 21, and the predetermined program of the channel making the flat contract is descrambled.
第１復号器２３において、個別情報から個別鍵に基づいて契約鍵が取り出され、第２復号器２２において、番組情報から契約鍵に基づいてスクランブル鍵が取り出され、デスクランブラ２１に供給され、フラット契約したチャンネルの所定の番組がデスクランブルされる。 - 特許庁 - In a Y decoder circuit 30, when a permission signal SEN for a sub-register block is given, column signals CL1-CLm generated by the Y decoder 31 are outputted successively as column signals SCL1-SCLm through NOR 321-32m and given to a sub-register block 10S.
Ｙデコーダ回路３０において、サブレジスタ・ブロック用の許可信号ＳＥＮが与えられると、Ｙデコーダ３１で生成されたカラム信号ＣＬ１〜ＣＬｍが、ＮＯＲ３２_１〜３２_ｍを介して、カラム信号ＳＣＬ１〜ＳＣＬｍとして順次出力されてサブレジスタ・ブロック１０Ｓへ与えられる。 - 特許庁 - A system controller 14 includes a decoder 16 for decoding the instruction fetched by the basic instruction processor 11, so as to control a power source control part 51, a clock signal generating part 52, a program counter 53, and a condition flag 54 for the exclusive instruction processor 12 based on the output of the decoder 16.
システムコントローラ１４は、基本命令プロセッサ１１がフェッチした命令をデコードするデコーダ１６を備え、デコーダ１６の出力に基づいて専用命令プロセッサ１２のための電源制御部５１、クロック信号生成部５２、プログラムカウンタ５３、及び条件フラグ５４を制御する。 - 特許庁 - The originating terminal generates a key including the terminating terminal telephone number and ciphers the position information and the decoder module generates a key including the telephone number of the connected terminating terminal, so that only the limited terminal obtains the position information deciphered by the decoder module.
発信端末で着信端末電話番号を入れた鍵を生成して位置情報を暗号化し、デコーダモジュールで接続された着信端末の電話番号を入れた鍵を生成することで、限定された着信端末だけがデコーダモジュールで復号化された位置情報を得る。 - 特許庁 - In a conventional error correction encoding method, when a decoder detects an error, the decoder transmits a correction request to an encoder, and the encoder receiving the request applies in-screen encoding to the next input frame received from an image input terminal 1 to realize the error correction.
従来法では、復号器内で誤り検出された場合に、復号器側は誤り訂正要求を符号器側に対して送出し、それを受けた符号器側は画像入力端子１より入力される、次入力フレームを画面内符号化することで、誤り訂正を実現する。 - 特許庁 - This transcoder is equipped with an input-side decoder device, a quantizer which re-quantize data quantized repeatedly by the decoder device with a re-quantization factor, a VLC coder which is connected to the output side of the quantizer, and an output-side coder device equipped with an output buffer.
このトランスコーダは、入力側のデコーダ装置と再量子化ファクタによって前記デコーダ装置において複量子化したデータを再量子化するための量子化器と該量子化器の出力側に接続されたＶＬＣコーダ及び出力バッファを備える出力側のコーダ装置を備える。 - 特許庁 - The receiver also includes a synchronization detection / turbo equalization changeover switch 35; a CRC decoder 36; an interleaver 37a; a de-interleaver 37b; an adder 38 for a coded bit logarithmic likelihood ratio and a de-interleave output; a MAP decoder 39; a discrimination unit 40; and a bit information output section 41.
この受信機はまた、同期検波／ターボ等化切り替えスイッチ３５、ＣＲＣ復号器３６、インターリーバ３７ａ、デインターリーバ３７ｂ、符号化されたビットの対数尤度比とデインターリーバ出力の加算器３８、ＭＡＰ復号器３９、判定器４０、およびビット情報出力部４１を有している。 - 特許庁 - Also, regarding the memory cell matrix among the divided peripheral circuit and memory cell matrix, the entire connection verification is performed for a decoder, the connection verification is performed within a constituting element for a common signal line and an intrinsic signal line in the constituting elements other than the decoder, and a unit circuit is taken out and the connection verification is performed.
また、分割した周辺回路とメモリセルマトリックスのうちメモリセルマトリックスに関してデコーダは全体の接続検証を行い、デコーダ以外の構成要素において共通信号線、固有信号線は構成要素内で接続検証を行い、単位回路は取り出して接続検証を行う。 - 特許庁 - When the difference between predicted reference value signals which are generated by conducting waveform equlization from the output signals of a Viterbi decoder to partial response waveforms and input signals of the decoder corresponding to the predicted reference value signals is not less than a prescribed slice level, it is discriminated that there exists a medium defect.
ビタビ復号器の出力信号よりパーシャルレスポンス波形への波形等化を行って生成した予測基準値信号と、該予測基準値信号に対応する前記ビタビ復号器の入力信号との差分が所定のスライスレベル以上であるときに媒体欠陥であると判定する。 - 特許庁 - This television broadcasting receiver 1 comprises: an NTSC amplification circuit 31, an NTSC demodulation circuit 32 and a video decoder 33 for processing a broadcast signal of an NTSC system; and an ATSC amplification circuit 41, an ATSC demodulation circuit 42 and an MPEG decoder 43 for processing a broadcast signal of an ATSC system.
テレビ放送受信装置１は、ＮＴＳＣ方式の放送信号を処理するＮＴＳＣ増幅回路３１、ＮＴＳＣ復調回路３２、ビデオデコーダ３３と、ＡＴＳＣ方式の放送信号を処理するＡＴＳＣ増幅回路４１、ＡＴＳＣ復調回路４２、ＭＰＥＧデコーダ４３を有する。 - 特許庁
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