「decoding circuit」を含む例文一覧(1118)
＜前へ 1 2 .... 6 7 8 9 10 11 12 13 14 .... 22 23 次へ＞- To provide a noncontact IC card which causes malfunction even if modulation degree of a modulation circuit is increased by preventing interference of a circuit including the modulation circuit on a circuit including a decoding circuit and a clock generation circuit.
本発明が解決しようとする課題は、非接触ＩＣカードにおいて、変調回路を含む回路が復調回路とクロック生成回路を含む回路に干渉を与えず、変調回路の変調度を大きくした場合であっても誤動作のおきないものを実現することである。 - 特許庁 - In the self-diagnostic circuit 2, an arithmetic circuit 21 consisting of a decoding circuit 211 for calculating a data correction rate, a data producing circuit 212 and an error detecting/correcting circuit 213, a memory 22 for storing the data correction rate and a differentiation circuit 23 for calculating the difference of the data correction rates, are included.
自己診断回路２には、データ訂正率を算出する復号化回路２１１，データ生成回路２１２およびエラー検出／訂正回路２１３とから成る演算回路２１と、データ訂正率を格納するメモリ２２と、データ訂正率の差分を算出する微分回路２３とを含んでいる。 - 特許庁 - To provide a signal decoding circuit and a signal decoding method for decoding a signal that is applied to multivalue coding according to a time difference between a demodulated signal (A) REF and (B) DATA from two matched filters by using only a simple logic gate without using a high frequency clock.
高周波クロックを使わずに簡単なロジック・ゲートのみを用いて、２つのマッチトフィルタからの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差によって多値符号化されている信号を復号する信号復号化回路及び信号復号化方法を提供する。 - 特許庁 - To provide a decoding method and a decoding device, and a program that can suppress an operational frequency to a feasible value and perform decoding at high speed with less computational complexity, a small circuit scale, and high reliability.
動作周波数を実現可能な周波数に抑えることが可能で、より少ない計算量で高速に、かつ小さい回路規模で信頼性の高い復号を行うことが可能な復号方法および復号装置、並びにプログラムを提供する。 - 特許庁 - A soft output decoding circuit 90 in an element decoder inputs an edge signal TEILS in synchronism with the frame head of information to be decoded and a storage circuit 155 for receiving data and delay delays the edge signal while delaying by the same time as a processing time required for the soft output decoding circuit 90.
要素復号器における軟出力復号回路９０は、復号する情報のフレーム先頭にエッジ信号ＴＥＩＬＳを同期させて入力し、受信データ及び遅延用記憶回路１５５によって、当該軟出力復号回路９０が要する処理時間と同時間だけ遅延させる。 - 特許庁 - A transistor 35 is connected to a decoding circuit 29 to which a block address signal is supplied in each block decoder 12.
各ブロックデコーダ１２は、ブロックアドレス信号が供給されるデコード回路２９と直列にトランジスタ３５が接続されている。 - 特許庁 - To provide an information processing unit that can conceal data failed in decoding with a small-scale circuit and minimize a sense of incongruity of concealed image.
規模の小さな回路で復号に失敗したデータをコンシールでき、コンシールされた画像の違和感を最小限とする。 - 特許庁 - When two errors or more exist, attached information is generated and transmitted to a succeeding block decoding circuit (step 34).
エラーが２個以上の場合には、付加情報が形成され、これが次のブロック復号化回路へ伝送される（ステップ３４）。 - 特許庁 - The weight calculating part 103 supplies the inputted signal and the calculated receiving weight to a decoding circuit 104.
ウエイト演算部１０３は、入力された信号と演算された受信ウエイトとを復号回路１０４に供給する。 - 特許庁 - To provide a Viterbi decoding circuit in which latency of normalization of state metric can be switched depending on the receive rate.
受信レートに応じてステートメトリックの正規化のレイテンシを切り換えることが可能なビタビ復号回路等を提供する。 - 特許庁 - To provide error candidates that are effective for an error correction circuit by a maximum likelihood decoder which creates a decoding target data string.
復号対象データ列を作成する最尤復号器において、誤り訂正回路に有効なエラー候補を提供する。 - 特許庁 - The decoding circuit obtains encrypted logic program data from the external storage device and decodes it by use of the secret key.
復号回路は、外部記憶装置から暗号化した論理プログラムデータを入手して、秘密鍵を使って復号する。 - 特許庁 - The decoding circuit 22a, 22b decode respectively codes corresponding to the output codes of the coding circuits 12a, 12b.
復号化回路２２ａ，２２ｂはそれぞれ、符号回路１２ａ，１２ｂの出力符号に相当する符号を復号化する。 - 特許庁 - A trellis detection circuit 37 converts the multi-valued data into the binarization data in accordance with the rule of a state transition diagram for trellis decoding.
トレリス検出回路３７は、トレリス復号の状態遷移図の規則に従って、多値のデータを２値データに変換する。 - 特許庁 - An AND circuit 36 takes ANDs the signals E and B and outputs a signal F for decoding.
ＡＮＤ回路３６は、マスク用信号Ｅと変化点信号ＢのＡＮＤをとり、復号用信号Ｆを出力する。 - 特許庁 - The decoding circuit decodes the signed parallel data into parallel data and outputs error detection signal, when there are errors.
復号化回路は、符号化パラレル・データを復号化パラレル・データに復号し、エラーがある場合にエラー検出信号を出力。 - 特許庁 - A data holding circuit 21 delays the disparity signal RD2 for 1 clock and supplies the resultant signal to the 5B/6B decoding part 50.
ディスパリティ信号ＲＤ２はデータ保持回路２１によって１クロック遅延して５Ｂ／６Ｂ復号部５０へ与えられる。 - 特許庁 - A viterbi detection circuit 35 converts multi-valued data into binarization data in accordance with the rule of a state transition diagram for viterbi decoding.
ビタビ検出回路３５は、ビタビ復号の状態遷移図の規則に従って、多値データを２値データに変換する。 - 特許庁 - CIRCUIT AND METHOD FOR DECODING AND ROTATING IMAGE AND COMPUTER READABLE RECORDING MEDIUM WITH THEIR PROGRAM STORED THEREIN
画像復号回転回路、画像復号回転方法、およびそのプログラムを格納したコンピュータ読み取り可能な記録媒体 - 特許庁 - To provide a transceiver capable of decoding a reception signal without using a PLL circuit, and therefore, being small and having low power consumption.
ＰＬＬ回路を用いずに受信信号をデコードでき、もって小型で低消費電力なトランシーバの提供をする。 - 特許庁 - A decoding circuit 6 identifies the data of the transmitted control signal to generate a signal for driving the actuator 4.
デコード回路６は、伝送された制御信号のデータ識別を行い、アクチュエータ４を駆動する信号を生成する。 - 特許庁 - To reduce area of a decoding circuit for setting a connecting direction of a shift switch used for a shift redundancy system.
シフトリダンダンシ方式に用いられるシフトスイッチの接続方向を設定するためのデコード回路の面積を削減する。 - 特許庁 - Each sector provides data in parallel to a shared two-dimensional page buffer with an integrated self-column decoding circuit.
各セクタは、一体化された自己列復号回路を有する共用の二次元ページバッファにデータを並列に供給する。 - 特許庁 - To obtain a decoding apparatus which can fully obtain advantage peculiar to a hierarchy transmission without increasing a circuit scale, etc.
回路規模等を増大させることなく、階層伝送特有のメリットを充分に得ることができる復号装置を得る。 - 特許庁 - To provide an arithmetic circuit for speedily performing padding processing in a decoding process in image compression of an MPEG 4.
ＭＰＥＧ４などの画像圧縮における復号化工程でのパディング処理を高速に行う演算回路を提供する。 - 特許庁 - To provide a receiving circuit and a method related thereto that make possible improved decoding of a received message signal.
受信メッセージ信号の改良されたデコーディングを可能にする受信回路およびこれに関する方法を提供する。 - 特許庁 - To achieve an encryption decoding arithmetic unit that has an extremely small amount of power consumption, and can reduce a circuit scale.
消費電力の著しく少ない、かつ回路規模を縮小できる暗号化復号化演算装置を実現する。 - 特許庁 - To provide a header receiving circuit which can realize a speed enhancement of a decoding processing by enhancing an interpretation speed of a header portion.
ヘッダ部分の解釈を高速化し、復号化処理の高速化を実現できるヘッダ受信回路を提供すること。 - 特許庁 - To the signal S3 inputted to the RF signal processing circuit 4, decoding and encoding of data read out are performed.
一方、ＲＦ信号処理回路４に入力された信号Ｓ３は、読み出されたデータのデコードやエンコードが行われる。 - 特許庁 - A switch 104 selects one of received moving picture compression data and outputs the selected data to a decoding circuit 109.
スイッチ１０４は、入力された動画像圧縮データの一方を選択し、復号化回路１０９に出力する。 - 特許庁 - In this system 100, a transmitting side 10 has an auxiliary signal multiplex circuit 11, an encoding circuit 12, a bit interleave conversion circuit 13, a PN(pseudo noise) multiplex circuit 14, a word correcting circuit 15, and a PN signal oscillating circuit 16, and a receiving side 20 has a bit interleave reversal conversion circuit 21, a decoding circuit 20, and an auxiliary signal separating circuit 23.
本発明に係る無線通信システム１００は、送信側１０が、補助信号多重回路１１と、符号化回路１２と、ビットインタリーブ変換回路１３と、ＰＮ（Pseudo Noise：疑似雑音）多重回路１４と、ワード補正回路１５と、ＰＮ信号発生回路１６とを有し、受信側２０が、ビットインタリーブ逆変換回路２１と、復号化回路２２と、補助信号分離回路２３と、を有して構成される。 - 特許庁 - The circuit for testing cores consisting of a control means 1, a decoding means 2 and a downloading means 3 and to transit states of elements to constitute a logical circuit and a memory circuit of the core 4, is mounted on an LSI as a peripheral logical circuit of the core 4.
制御手段１、デコード手段２、ダウンロード手段３から成り、コア４の論理回路およびメモリ回路を構成する素子の状態を遷移させるコアテスト回路をコア４の周辺論理回路としてＬＳＩに搭載する。 - 特許庁 - The data transmitter comprises an authenticator circuit 18 for authenticating an addressed device for receiving transmitted data, a decoder circuit 19 for decoding encrypted data and a re-encrypting circuit 20 for re- encrypting the decoded data by the deciphering circuit 19.
データの送信先の装置の認証を取る認証回路１８と、暗号化されたデータを解読する暗号解読回路１９と、暗号解読回路１９で解読されたデータを再暗号化する再暗号化回路２０とを備える。 - 特許庁 - Circuit information (supply circuit information) provided by being coded is decoded by a supply circuit information decoding part 101, and is coded by a storage circuit information coding part 102 to be stored in a storage part 103 as storage circuit information.
暗号化されて提供された回路情報（供給回路情報）は、供給回路情報復号化部１０１によって復号化され、さらに記憶回路情報暗号化部１０２により暗号化されて、記憶回路情報として記憶部１０３に記憶される。 - 特許庁 - The fuse setting judgement circuit 16 controls the code input selection circuit 17 so as to switch the codes to be transmitted to a decoding circuit 18 on the basis on the output signals from each of the fuse circuits 12, 13 and 14.
ヒューズ設定判定回路１６は、各ヒューズ回路１２，１３，１４の出力信号に基づいてデコード回路１８に伝達するコードを切り替えるようコード入力選択回路１７を制御する。 - 特許庁 - A multiplexing circuit 113 overlaps the photographing information acquired by the photographing-information detection circuit 110 to a static-image data decoded by the static-image decoding circuit 111 (multiplexing).
そして、多重化回路１１３は、撮影情報検出回路１１０で取得された撮影情報を、静止画復号回路１１１で復号化された静止画像データに重畳する（多重化する）。 - 特許庁 - To provide a CMI encoding and decoding method, a CMI encoding circuit and a CMI decoding circuit in which a high-speed synchronous signal can be surely transmitted with a CRV without affecting a main signal to perform CMI encoding in simple procedures and hardware configuration.
ＣＭＩ符号化する主信号に影響を与えず、かつ、高速な非同期信号を確実にＣＲＶで伝送出来るＣＭＩ符号化および復号化方法、ＣＭＩ符号回路、ＣＭＩ復号回路を簡単な手順とハードウェア構成で提供する。 - 特許庁 - In this case, the background video image included in a video coding signal 13 among a multiplexed signal 10 outputted from the recording medium 1 is fed to a video decoding circuit 5 through a demultiplexer 3, and the background video image is decoded in the video decoding circuit 5.
この場合、記録媒体１から出力される多重化信号１０の内、映像符号化信号１３に含まれる背景映像がデマルチプレクサ３を通して映像復号化回路５に送られ、そこで背景映像の復号が行われる。 - 特許庁 - Consequently, decoding of received encoded data to be supplied to the decoding circuit 9 after the prescribed time T without omission is enabled and a practically excellent effect can be obtained by adopting the decoding to analysis of the received data, etc.
従って、生成された同期クロック信号に基づき、所定時間Ｔの後に復号化回路９に供給される受信符号化データを漏れなく復号化することが可能となり、受信データの解析等に採用して実用上優れた効果を得ることができる。 - 特許庁 - In addition to circuit which composites an input-side code string of the CELP system into a decoded signal, a circuit is added which passes the LP coefficient and pitch cycle decoded by an LP coefficient decoding circuit 12 and a pitch component decoding circuit 13 respectively directly to a LP coefficient encoding circuit 31 and a pitch component computing circuit 40 of an output side respectively and provides them for output-side code string conversion.
入力側のＣＥＬＰ方式の符号列から復号信号を合成する回路に加えて、ＬＰ係数復号回路１２およびピッチ成分復号回路１３それぞれで復号したＬＰ係数とピッチ周期とを、出力側のＬＰ係数符号化回路３１およびピッチ成分計算回路４０それぞれに直接渡し、出力側の符号列変換に提供する回路を追加している。 - 特許庁 - A picture abandoning circuit 6 is connected to the side of a node 6a in the case of normal reproduction and transfer respective pictures read from the bit buffer 2 to a decoding core circuit 4, as they are.
ピクチャ廃棄回路６は、通常の再生時にはノード６ａ側に接続され、ビットバッファ２から読み出された各ピクチャをそのままデコードコア回路４へ転送する。 - 特許庁 - A coding/decoding circuit 14 and a coding circuit 15 are operated with a common clock, and execute encoding of a TYPE-A and a TYPE-B of the ISO 14443, respectively.
符号化／復号化回路１４、符号化回路１５は、共通のクロックにより動作し、それぞれＩＳＯ１４４４３のＴＹＰＥ−Ａ、ＴＹＰＥ−Ｂの符号化を行う。 - 特許庁 - An equalizing circuit 5 receives interpolation data U_2n, U_2n+1 of two systems to equalize them to the prescribed PR signal, and after that, an original digital signal is restored by the most likelihood decoding circuit 6.
等化回路５は２系統の補間データＵ_2n、Ｕ_2n+1を受け、所定のＰＲ信号に等化し、その後、最尤復号回路６により元のデジタル信号を復号する。 - 特許庁 - The reading-out circuit 50 conducts also intialization for the decoding part 60 in each of resister arrays 62-65 corresponding to each classification when the reading-out circuit 50 starts the reading for the sound data.
また、読出回路５０が音データの読出開始に際し復号部６０に対する初期化を各区分に対応してそれぞれのレジスタアレイ６２〜６５ごとに行う。 - 特許庁 - The storage circuit information is decoded by a storage circuit information/intermediate data decoding part 104, and is inputted in a simulator engine 105 to carry out simulation.
上記記憶回路情報は、記憶回路情報・中間データ復号化部１０４により復号化されてシミュレータエンジン１０５に入力され、シミュレーションが行われる。 - 特許庁 - Then, a decoding circuit 12 that performs the processing of the video information in compliance with the standards such as MPEG2 decodes the digital video information 16 outputted from the storage circuit 11.
そして、ＭＰＥＧ２等の規格により処理を行う復号回路１２で、記憶回路１１から出力されたディジタル映像情報１６を復号化処理する。 - 特許庁 - To reduce the circuit scale of a bidirectional format conversion system by realizing variable length decoding on the bit stream of DV and MPEG formats in a common circuit.
ＤＶ及びＭＰＥＧフォーマットのビットストリームの可変長復号化を共通の回路により実現し、以て双方向フォーマット変換システムの回路規模を低減する。 - 特許庁 - To provide a semiconductor integrated circuit which uses no decoding circuit outside memory blocks and can connect the exactly the same memory blocks to the same bus.
メモリブロック外部にデコード回路を用いず、かつ全く同一なメモリブロックを複数個同一バスに接続することが可能となる半導体集積回路を提供する。 - 特許庁 - The separating circuit 12 separates video/sound data from the TS data, and this video/voice data are decoded a video/sound decoding circuit 13 and is output.
ＴＳ分離回路１２はＴＳデータから映像／音声データを分離し、この映像／音声データは映像／音声復号回路１３により復号されて出力される。 - 特許庁 - An ADRC decoding circuit 355 segments the code and decodes the codes on the basis of the length of the codes recovered by the q-bit MF recovery circuit 353 when the length of the codes is lost.
ＡＤＲＣ復号回路３５５は、コードの長さが失われたとき、ｑビットＭＦリカバリ回路３５３がリカバリしたコードの長さを基に、コードを切りだし、コードを復号する。 - 特許庁
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