「decoding circuit」を含む例文一覧(1118)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 22 23 次へ＞- To provide a differential decoding circuit capable of saving circuit scale of a reception processing circuit in a digital communication device corresponding to a plurality of modulation methods.
複数の変調方式に対応するディジタル通信装置における受信処理回路の回路規模を節約することを可能とする差動復号回路を得る。 - 特許庁 - A delay regulation circuit 12 delays input data by the processing time of an error correction decoding circuit 11 and an error correction encoding circuit 13.
遅延調整回路１２は誤り訂正内復号回路１１及び誤り訂正符号化回路１３の処置時間分、入力データを遅延させる。 - 特許庁 - The decoding apparatus 3' is provided with a soft output decoding circuit 22 the sections of which are integrated on a single semiconductor substrate as a large scale integrated circuit and which receives a reception value yt and an a priori probability information APPt quantized by a quantization circuit 21 and applies soft output decoding to them.
復号装置３’は、大規模集積回路として各部を単一半導体基板に集積させて構成され、量子化回路２１により量子化された受信値ｙ_t及び事前確率情報ＡＰＰ_tを入力して軟出力復号を行う軟出力復号回路２２を備える。 - 特許庁 - In the case of reception, a CRC decoding circuit 11 applies error check to the header part at a low transmission rate and a BCH decoding circuit 10 applies error correction to the data part at a high transmission rate and a CRC decoding circuit 12 checks an error of the data part.
又、受信動作を行うとき、通信速度の低いヘッダ部をＣＲＣ復号化回路１１で誤り検出を行うとともに、通信速度の高いデータ部をＢＣＨ復号化回路１０で誤り訂正した後、更にＣＲＣ復号化回路１２で誤り検出を行う。 - 特許庁 - To provide an image decoding device capable of removing block distortion while preventing the blurring of an image with a circuit scale much smaller than that of a conventional image decoding device when decoding a compressed coded image.
圧縮符号化画像の復号化に際し、従来の画像復号化装置よりも格段に小さな回路規模で、画像のぼけを抑制したブロック歪除去が可能な画像復号化装置を提供する。 - 特許庁 - To provide a decoder and a decoding method which can reduce the circuit of a decoder significantly as compared to a conventional soft-decision decoder while maintaining improvement of decoding performance by soft-decision decoding.
軟判定復号による復号性能の向上は保ったまま、復号器の回路を従来の軟判定復号器と比較して大幅に小さくすることが可能な復号装置および復号方法を提供する。 - 特許庁 - This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.
組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁 - A changeover device 16 selects a code length fed from the code length decoding table 13 or a code length fed from a decoding control circuit 15 according to a switching signal fed from the decoding control circuit 15 and provides an output of the selected code length.
切替器16は、復号化制御回路15から供給される切替信号に従って、符号長復号テーブル13から供給される符号長または復号化制御回路15から供給される符号長の、いづれか一方を選択して出力する。 - 特許庁 - To provide an image display device which has a decoding circuit with high noise resistance and small circuit area and is capable of gradation display.
耐ノイズ性が高く、かつ回路面積の小さいデコード回路を備えた、階調表示可能な画像表示装置を提供する。 - 特許庁 - The OFB mode descrambling part is provided with an enciphering circuit, and the CBC mode descrambling part is provided with an enciphering/decoding circuit.
ＯＦＢモードデスクランブラ部には、暗号化回路が設けられ、ＣＢＣモードデスクランブル部には、暗号復号化回路が設けられる。 - 特許庁 - The decoding core circuit 3 is composed of an inverse quantization part 4, a band composition part 5, a PCM (pulse code modulation) output part 6, and a control circuit 7.
デコードコア回路３は逆量子化部４、帯域合成部５、ＰＣＭ出力部６、制御回路７から構成される。 - 特許庁 - A delay circuit 109c allows a signal to be decoded in the maximum likelihood decoding circuit of a subsequent stage to synchronize with the reference voltage.
遅延回路１０９ｃにより、後段の最尤復号回路で復号するための信号を基準電圧と同期させる。 - 特許庁 - The enciphering circuit and the enciphering/decoding circuit are used to encipher and decode data when the data are recorded on a recording medium.
この暗号化回路及び暗号復号化回路を、記録媒体にデータを記録する際のデータの暗号化や復号化に用いる。 - 特許庁 - To obtain a decoding device, capable of making a circuit scale smaller by simplifying the circuit configuration and reducing power consumption.
回路構成を単純化して回路規模を小さくすることができ、消費電力を小さくできるようなデコード装置を得る。 - 特許庁 - To evade the increase of the scale of a decoding circuit in a state machine circuit determing a state by a plurality of input factors.
複数の入力要因により状態を決定するステートマシン回路において、デコード回路の規模が大きくなるのを回避する。 - 特許庁 - The variance calculation circuit 6 or 7 calculates the variance of received reproducing signals and outputs the variance to a decoding circuit 4.
分散算出回路６および７は、入力された再生信号の分散を算出し、復号回路４に出力する。 - 特許庁 - A soft output decoding circuit 90 in an element decoder comprises a circuit 158 for calculating a logarithmic likelihood Iα.
要素復号器における軟出力復号回路９０は、対数尤度Ｉαを算出するＩα算出回路１５８を備える。 - 特許庁 - To provide a self orthogonal coding/decoding circuit which can greatly improve error correction capability, using a simplified circuit configuration.
簡単な回路構成で実現し、大幅に誤り訂正能力を向上可能な自己直交符号復号回路を提供する。 - 特許庁 - To provide a data decoding device which decodes serial data to parallel data without using an analog circuit such as a PLL(phase-locked loop) circuit.
ＰＬＬ回路などのアナログ回路を用いずに、直列データを並列データに復号するデータ復号装置を提供する。 - 特許庁 - A VAUX data extract/mode control circuit 15 controls the reproduction mode of the data compression decoding circuit 14.
データ圧縮復号化回路１４の再生モードは、ＶＡＵＸデータ抜き出し／モード制御回路１５によって制御されている。 - 特許庁 - An inverse quantization circuit 24 applies inverse quantization to output data of the variable length decoding circuit 22 to decode a DCT coefficient.
逆量子化回路２４は、可変長復号化回路２２の出力データを逆量子化し、ＤＣＴ係数を復元する。 - 特許庁 - To increase operation speed, reduce power consumption, and shorten the cycle period of a decoding circuit.
本発明の目的は、デコーダ回路の高速化、低消費電力化、高サイクル化を図ることにある。 - 特許庁 - Thereby, quality of the digital reproducing signal can be evaluated without using the viterbi decoding circuit.
これにより、ビタビ復号回路を使うことなく、ディジタル再生信号の品質を評価できる。 - 特許庁 - A selection circuit 83 selects a channel used for decoding and selects an output channel.
選択回路８３は、復号するチャンネルを選択するとともに、出力するチャンネルを選択する。 - 特許庁 - To reduce the scale of a circuit in an interleaver to be used for repeated decoding at the time of time-division multiplication.
時分割多重での繰り返し復号に用いるインターリーバにおける回路規模を削減する。 - 特許庁 - A Km memory 44 outputs a master key Km corresponding to the discriminated generation to an Ekd decoding circuit 46.
Kmメモリ４４は、判別された世代に対応したマスタキーKmをEkd復号回路４６に出力する。 - 特許庁 - Subsequently, the control circuit 316 performs decoding/reproduction processing on the basis of the corrected PTS.
以後、制御回路３１６は、補正後のＰＴＳにもとづいてデコード／再生処理を実行する。 - 特許庁 - The voltage monitoring switches 41-44 are operation-controlled by a decoding circuit 51.
これらの電圧モニタ・スイッチ４１〜４４は、デコード回路５１によってスイッチング動作が制御される。 - 特許庁 - To provide an error correction decoding circuit for providing high processing reliability and a short processing time.
処理の信頼性が高く且つ処理時間が短い誤り訂正復号回路を提供する。 - 特許庁 - An address decoding circuit 103 generates a/CS- DRAM signal based on ADD 0-19 signals.
アドレスデコード回路１０３はＡＤＤ０〜１９信号をもとに／ＣＳ−ＤＲＡＭ信号を生成する。 - 特許庁 - To obtain a data decoding circuit that can extract data of a designated area at a high speed.
高速に指定領域のデータを取出すことが可能なデータ復号処理回路を提供する。 - 特許庁 - To provide an error correction decoding circuit which is high in processing reliability, as well as, has a short processing time.
処理の信頼性が高く且つ処理時間が短い誤り訂正復号回路を提供する。 - 特許庁 - INFORMATION RECORDING AND REPRODUCING DEVICE, SIGNAL DECODING CIRCUIT AND RECORDING STRUCTURE OF INFORMATION RECORDING MEDIUM AND RECORDING METHOD
情報記録再生装置、信号復号回路、情報記録媒体の記録構造及び方法 - 特許庁 - A switching circuit 22 selects decoding processing systems A, B and C by referring to the map table 20.
切換え回路２２はマップテーブル２０を参照して復号化処理系Ａ，Ｂ，Ｃを選択する。 - 特許庁 - And Ekd decoding circuit 47 decodes the ciphered sector key Eks by using a disk key Kd to obtain a sector key Ks.
Ekd復号回路４７は、ディスクキーKdを用いて、暗号化されたセクタキーEksを復号し、セクタキーksを得る。 - 特許庁 - METHOD AND APPARATUS OF DECODING AUDIO/VIDEO SIGNAL, VIDEO DRIVER CIRCUIT AND DECODER BOX INCORPORATING THE SAME
オーディオ／ビデオ復号方法および装置、ビデオドライバ回路およびそれを組み込んでいるデコーダボックス - 特許庁 - In the case of address value 7, the decoding circuit 300 makes a mode designation signal TEST active.
また、アドレス値７のとき、デコード回路３００は、モード指定信号ＴＥＳＴをアクティブにする。 - 特許庁 - This MPEG video reproduction device consists of a video decoding circuit 1 and a display controller 7.
ＭＰＥＧビデオ再生装置は、ビデオ復号回路１と、表示コントローラ７とから構成されている。 - 特許庁 - ENCODING APPARATUS, IMAGING APPARATUS, INTEGRATED CIRCUIT FOR IMAGING DEVICE, DECODING APPARATUS AND IMAGE DATA PROCESSING METHOD
符号化装置、撮像装置、撮像素子の集積回路、復号化装置及び画像データの処理方法 - 特許庁 - To provide an encoding and compression, and a decoding and expanding device which can make the arithmetic processings of a decoding and expanding circuit for fewer than in the conventional device.
デコード／伸長回路における演算処理を従来のものよりはるかに少なくすることができるエンコード／圧縮、デコード／伸長装置を提供する。 - 特許庁 - To obtain a Huffman decoding circuit capable of decoding coded data obtained by using either a standard Huffman table or a nonstandard Huffman table.
標準ハフマンテーブルと非標準ハフマンテーブルのいずれを使用した符号データでも復号化することができるハフマン復号化回路を提供することを課題とする。 - 特許庁 - This nonvolatile semiconductor device is provided with a decoding means 130 in a block address decoding circuit of a row decoder of a NAND type flash memory device.
本発明の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ装置のロウデコーダにおけるブロックアドレスデコード回路にデコード手段１３０を設ける。 - 特許庁 - Start time of decoding by a MPEG video decoding part 10a is determined by comparison DTS included in a MPEG data with a count value by the STC circuit 9.
MPEGビデオ・デコード部１０ａによるデコードの開始時刻は、MPEGデータに含まれるＤＴＳとＳＴＣ回路９の計数値とを比較することによって決定される。 - 特許庁 - To provide an image decoding apparatus and an image decoding method which are reduced in circuit cost and power consumption by reducing an external memory access amount.
外部メモリアクセス量を低減して、回路コスト、消費電力の小さい画像復号化装置および画像復号化方法を提供することを目的とする。 - 特許庁 - The decoding signal circuit generates a dual operation decoding signal, thereby enabling a memory device to perform a read operation and a write operation in one clock cycle.
デコード信号回路は、デュアル動作デコード信号を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁 - On a selected decoding path, series-connected decoding transistors are all turned on to transmit a corresponding gradation voltage to an output node of the decoder circuit.
選択されたデコード経路では、直列接続されたデコードトランジスタが全てオンされて、対応の階調電圧がデコーダ回路の出力ノードへ伝達される。 - 特許庁 - To improve use efficiency and decoding processing efficiency of resources such as a memory constituting a decoding table without significantly increasing a circuit scale and memory capacity.
回路規模やメモリ量を著しく増大させずに復号テーブルを構成するメモリ等のリソースの使用効率と復号処理効率を向上する。 - 特許庁 - Also, an encryption decoding core portion 65 is composed of an electronic circuit, and performs hardware processing to a core part whose invisibility is high among the encryption decoding algorithm.
また、暗号復号コア部６５は、電子回路により構成されており、暗号復号アルゴリズムのうち秘匿性の高いコア部分をハードウエア処理する。 - 特許庁 - To provide a signal processing method and a signal processing circuit capable of encoding with a low decoding error rate and decoding even when random errors increase in reproducted signals.
再生信号にランダムエラーが増加する場合であっても、復号誤り率の低い信号処理方法及び信号処理回路が要求されている。 - 特許庁 - The transmission control information decoding circuit 31 applies differential decoding to the TMCC signal to detect a phase component of the TMCC signal subjected to differential demodulation.
伝送制御情報復号回路３１は、ＴＭＣＣ信号を差動復調し、差動復調したＴＭＣＣ信号の位相成分を検出する。 - 特許庁
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