「gate array」を含む例文一覧(711)
＜前へ 1 2 .... 4 5 6 7 8 9 10 11 12 .... 14 15 次へ＞- The array substrate 10 includes an insulating substrate 12, a plurality of gate lines 14 formed in parallel on the insulating substrate 12, a gate insulating film 18 formed to cover the gate lines 14 on the insulating substrate 12, a source line 38 formed to three-dimensionally intersect with the gate lines 14, and a additional insulating film 24 formed below the source line 38.
アレイ基板１０は、絶縁基板１２と、絶縁基板１２上に並列に形成された複数のゲート線１４と、絶縁基板１２上において、ゲート線１４を覆うように形成されたゲート絶縁膜１８と、ゲート線１４と立体交叉するようにして形成されたソース線３８と、ソース線３８の下方に形成された追加絶縁膜２４と、を含む。 - 特許庁 - A light emitting element array chip 1 is configured of switching thyristors S, n light emission inhibition parts D and n gate lateral wires GH which are individually connected to gate electrodes gs of the switching thyristors S and a plurality of light emitting thyristors T wherein the N-th gate gt is connected to any one of the n gate lateral wires GH.
スイッチ用サイリスタＳと、スイッチ用サイリスタＳのゲート電極ｇｓに個別に接続されるｎ個の発光禁止部Ｄおよびｎ本のゲート横配線ＧＨと、ｎ本のゲート横配線ＧＨのうちのいずれか１つとＮゲートｇｔが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。 - 特許庁 - In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.
各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁 - Only when a CPU 501 accesses a synchronous ROM 503 at first after supplying power to a mode register in a gate array 502 corresponding to the ROM 503 and starting system reset processing, an operable value is set up in the mode register for the ROM 503 by an interface included in the gate array 502.
シンクロナスＲＯＭ５０３に対するゲートアレイ５０２内のモードレジスタに電源投入後、システムリセット立ち上がり後、ＣＰＵ５０１が最初にシンクロナスＲＯＭ５０３にアクセスするときのみにシンクロナスＲＯＭ５０３のモードレジスタに動作可能な値をゲートアレイ５０２内のインタフェースでセットする構成を特徴とする。 - 特許庁 - At the time of inputting the detection level from the matching state monitoring part 17, the gate array 12 compares the voltage level with a preset voltage level, and when they are mismatched, the gate array 12 drives a switch control part 18 to operate the loop closing and opening of the circular pattern of the antenna part 15.
ゲートアレイ１２ではマッチング状態監視部１７からの検出レベルを入力すると、その電圧レベルと予め設定されている電圧レベルとを比較し、双方のレベルが不一致になる場合は、スイッチ制御部１８を駆動してアンテナ部１５の環状パターンＬ１〜Ｌ３のループ閉結，開放を行う。 - 特許庁 - By emitting only the light emitting element array to which a low-level select signal is inputted to make the array a selected state, time-division drive capable of sharing a light emitting signal and a gate signal between a plurality of light emitting element arrays can be achieved.
ローレベルのセレクト信号が入力されて選択状態になっている発光素子アレイのみを発光させることで、発光信号およびゲート信号を複数の発光素子アレイ間で共用する時分割駆動が実現できる。 - 特許庁 - When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.
複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁 - A photosensor array 3 of this biopolymer analysis support device has an insulating substrate 17, a plurality of bottom gate lines 41 arrayed mutually in parallel on the insulating substrate 17, a plurality of semiconductor films 23 arrayed on each bottom gate line 41, a plurality of top gate lines 44 opposite to each bottom gate line 41 across the semiconductor films 23, and a protection insulating film 31 covering the top gate lines 44.
生体高分子分析支援装置１のフォトセンサアレイ３は、絶縁基板１７と、絶縁基板１７上に互いに平行となるよう配列された複数のボトムゲートライン４１と、各ボトムゲートライン４１の上において配列された複数の半導体膜２３と、半導体膜２３を挟んで各ボトムゲートライン４１に対向した複数のトップゲートライン４４と、トップゲートライン４４を被覆した保護絶縁膜３１と、を有する。 - 特許庁 - A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.
一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁 - A gate section 2 having a fixed circuit configuration is composed by the method of gate array, and the storage data of a ROM or CAM are updated by a configuration circuit 3 when power is turned on.
この発明は、回路構成が固定されたゲート部２をゲートアレイの手法により構成し、データが更新されるＲＯＭ又はＣＡＭの記憶データを、電源投入時にコンフィグレーション回路３により更新するように構成される。 - 特許庁 - A data driver 14 and a gate driver 15 are arranged in a first main plane and a second main plane 11b being the opposite face where a data line, a gate line, a TFT, and a picture element electrode are arranged on an array substrate 11 of the display device.
表示装置のアレイ基板１１におけるデータ線とゲート線とＴＦＴと画素電極とが配置されている第一主平面と反対側の面である第二主平面１１ｂに、データドライバ１４とゲートドライバ１５とを配置する。 - 特許庁 - The active matrix type liquid crystal display device includes a pixel array having a plurality of pixel parts, independently controlled gate lines disposed in the pixel array, and source lines disposed in the pixel array and supplied with signals in positive and negative polarities, wherein each pixel part includes a plurality of transistors connected in series and selectively connecting a pixel electrode to the source lines and connecting to the gate lines via the respective gates.
アクティブマトリクス型液晶表示装置は、複数の画素部を備えた画素アレイと、前記画素アレイに設けられ、独立に制御されるゲート線と、前記画素アレイに設けられ、正負各極性の信号が供給されるソース線とを備え前記画素部は、画素電極と前記ソース線とを選択的に接続し、前記ゲート線にそれぞれのゲートが接続され、かつ直列接続された複数のトランジスタを備える。 - 特許庁 - A CCD linear sensor includes a sensor array 110, a lead out gate portion 120, and a horizontal register portion 103 provides a clock wiring 131 on an upper area of the horizontal register portion 130.
センサ列１１０、リードアウトゲート部１２０、水平レジスタ部１３０を有するＣＣＤリニアセンサで、水平レジスタ部１３０の上部領域にクロック配線１３１を設ける。 - 特許庁 - To provide a data transmission control apparatus for allowing an FPGA (Field Programmable Gate Array) to reliably receive program data in programming the FPGA and reducing the time required for the programming.
ＦＰＧＡのプログラミングに際して、ＦＰＧＡがプロラムデータを確実に受け取ることができ、かつ、プログラミングの時間を短縮するデータ送出制御装置を提供する。 - 特許庁 - When a failure occurs on each substrate 10, 20, 30, a control circuit (a CPU 11, an FPGA (Field Programmable Gate Array) 13, a BMC (Baseboard Management Controller) 21, an SFP (Small Form-Factor Pluggable) 31, a PXH 32) on each substrate detects the failure, and stores it in an NVRAM 22.
各基板１０，２０，３０で障害が発生すると、各基板上の制御回路（ＣＰＵ１１，ＦＰＧＡ１３，ＢＭＣ２１，ＳＦＰ３１，ＰＸＨ３２）が、その障害を検出し、ＮＶＲＡＭ２２に記憶する。 - 特許庁 - The monitoring circuit uses a programmable LSI (hereinafter FPGA(Field Programmable Gate Array)) and can change monitoring content and judgment conditions and the like of the monitoring circuit by changing FPGA data.
監視回路はプログラム可能なＬＳＩ(以降ＦＰＧＡ)を使用し、ＦＰＧＡデータの変更にて監視回路の監視内容・判断条件などを変更する事を可能とする。 - 特許庁 - To provide a current load driving circuit which has large freedom of arrangement of each constituent element while minimizing deterioration of operational characteristics when it is constituted of a gate array or the like.
ゲートアレイなどで構成する場合に、動作特性の低下をできるだけ抑制しつつ、各構成要素の配置の自由度が大きな電流負荷駆動回路の提供。 - 特許庁 - To provide a nonvolatile semiconductor memory device and a manufacturing method of the same, capable of reducing a distance between selection gate transistors and reducing in size a memory cell array.
選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁 - When an IC card 2 is electromagnetically coupled with an antenna pattern, the voltage level of a matching circuit 14 is detected by a matching state monitoring part 17, and outputted to a gate array 12.
ＩＣカード２がアンテナパターン１５Ａと電磁結合した場合、マッチング回路１４の電圧レベルをマッチング状態監視部１７により検出しゲートアレイ１２に出力する。 - 特許庁 - To reduce the power consumption of a reconfigurable integrated circuit such as an FPGA (Field-Programmable Gate Array) by decreasing leakage current of an SRAM.
本発明は、ＳＲＡＭの漏れ電流を削減することによりＦＰＧＡのような再構成可能集積回路の低消費電力化を実現することを課題とする。 - 特許庁 - To provide a method for producing a TFT array substrate in which short circuit of pixel elements can be eliminated without having any effect on the gate line, the source line and the TFT.
ゲート配線、ソース配線およびＴＦＴに影響を与えずに画素電極同士のショートを解消することができるＴＦＴアレイ基板の製造方法を提供する。 - 特許庁 - To provide an array substrate wherein wiring delay is reduced and capacitance between the gate and the source of a TFT can be adjusted, and to provide its manufacturing method.
本発明の目的は、配線遅延を低減させ、また、ＴＦＴのゲート・ソース間容量を調節可能なアレイ基板およびその製造方法を提供することにある。 - 特許庁 - In this gate array, a logic cell that configures a logical operation circuit and a program setting light receiving element for setting an arithmetic program to this logic cell are mounted on a planar chip.
論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に搭載したゲートアレイ。 - 特許庁 - To provide a thin film transistor array having a shape advantageous for forming a gate insulating film or an interlayer dielectric having an opening, and to provide its manufacturing method.
開口部を有するゲート絶縁膜や層間絶縁膜を形成する際に有利な形状を有する薄膜トランジスタアレイ及びその製造方法を提供すること。 - 特許庁 - The control unit 18 has a CPU (a microcomputer), an FPGA (a field programmable gate array), a digital-analog (D/A) converter, an analog-digital (A/D) converter and the like.
制御部１８は、ハードウェア的には、ＣＰＵ（マイクロコンピュータ）、ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）、ディジタル−アナログ（Ｄ／Ａ）変換器，アナログ−ディジタル（Ａ／Ｄ）変換器等を有している。 - 特許庁 - Here, the circuit 25 is provided with a CPU 30, and the CPU 30 is connected with a gate array 22 by a pair of photocouplers 26 for transmission and reception.
ここで、ユーザ側回路２５にはＣＰＵ３０が設けられており、そのＣＰＵ３０とゲートアレイ２２とは１対の送受信用フォトカプラ２６により接続されている。 - 特許庁 - To provide a substrate for mounting a semiconductor, a semiconductor device, and a process for fabricating excellent in a gate break nature, preventing the occurrence of a void, and suitable for multi-array formation.
ゲートブレーク性に優れ、ボイドの発生の防止、かつマルチアレイ化に適した半導体搭載用基板と半導体装置および製造方法を提供することを目的とする。 - 特許庁 - Namely, the reading display has a structure in which the display panel 210 and the array 100 with the double-gate type photosensors 10 adapted thereto are formed to be superimposed each other in an identical area.
すなわち、表示パネル２１０と、ダブルゲート型フォトセンサ１０を適用したフォトセンサアレイ１００が同一領域に重ね合わせるように形成された構成を有している。 - 特許庁 - To realize improving reliability of write-in of a non-volatile semiconductor memory such as especially a single gate type flash memory or the like without changing basic constitution of a memory cell array.
特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とし、 - 特許庁 - To provide a testing device for changing a hardware logic of a gate array held by a test module corresponding to the properties of a device under test (DUT), and performing a proper test to the DUT.
テストモジュールが有するゲートアレイのハードウェア論理をＤＵＴの性質に応じて変更し、当該ＤＵＴに適切な試験を実行する試験装置を提供する。 - 特許庁 - The element isolation region of an IGBT chip 21 is divided into 19 blocks 22, where cells are provided in array, and a split gate electrode 30a is provided to each of the blocks 22.
ＩＧＢＴのチップ２１の素子形成領域は、セルが配列形成された１９個のブロック２２に分割され、各ブロック２２には分割ゲート電極３０ａが形成される。 - 特許庁 - To provide an ECU capable of responding to a change of control object, when it is a minute change, without change of an interface board and a program of FPGA (field programmable gate array).
制御対象の変更が細部の変更である場合に、インターフェイスボードとＦＰＧＡのプログラム変更をしなくとも対処可能なＥＣＵを提供すること。 - 特許庁 - A FPGA (field programmable gate array) 25a, CPLDs (complex programmable logic devices) 25b, 25c and 25d, a PLD (programmable logic device) 27, SRAMs 28a and 28b, and a flash memory 23 are installed on an LSI integrated board 21A.
ＬＳＩ集合基板２１Ａには、ＦＰＧＡ（２５ａ、ＣＰＬＤ２５ｂ、２５ｃ、２５ｄ、ＰＬＤ２７と、ＳＲＡＭ２８ａ、２８ｂと、フラッシュメモリ２３が搭載されている。 - 特許庁 - To provide a semiconductor memory device capable of achieving high density and high function by ensuring a correct process margin between a contact and a gate line in a cell array structure.
セルアレイ構造においてコンタクトとゲートラインの間の正確な工程マージンが確保されることで高密度及び高機能の具現が可能な半導体メモリー素子を提供する。 - 特許庁 - In a memory cell array region, gate word lines (32a-32d) are arranged linearly between source impurity regions (30a, 30b) and drain impurity regions (31a-31d).
メモリセルアレイ領域内において、ソース不純物領域（３０ａ，３０ｂ）とドレイン不純物領域（３１ａ−３１ｄ）の間に直線的にゲートワード線（３２ａ−３２ｄ）を配置する。 - 特許庁 - The data program terminals of FPGA are not required, when FPGA is substituted for a gate array and they are used for controlling the boundary scan circuit 16.
ＦＰＧＡのデータプログラム用端子は、ＦＰＧＡをゲートアレイに置き換える際には不要となるものであり、これを、バウンダリスキャン回路１６の制御用として使用する。 - 特許庁 - The connection end 13 includes extended ends, where a wire end part either on the gate array IC 11 side or on the macro cell 12 side is widened.
そこで、上記接続端部１３は、ゲートアレイ集積回路１１側、マクロセル１２側のうちのいずれかの配線端部を幅広くした延在端部を含んで構成される。 - 特許庁 - A conversion circuit 57 consists of a gate array for generating six parallel drive signals D in accordance with serial control signals from a main control device 19.
変換回路５７はゲートアレイから構成されたものであり、メイン制御装置１９からのシリアルな制御信号に基づいてパラレルな６個のドライブ信号Ｄを生成する。 - 特許庁 - A pixel array part consists of gate lines 1 arranged in a row direction, signal lines 2 arranged in a column direction and matrix pixels 3 arranged in portions where both lines intersect.
画素アレイ部は、行方向に配されたゲートライン１、列方向に配された信号ライン２及び両ラインが交差する部分に配された行列状の画素３からなる。 - 特許庁 - A liquid crystal display is disclosed which includes a panel having an array of pixels, a timing controller outputting image data and source control signals, a series of source drivers and a gate driver.
画素のアレイを有するパネルと、イメージデータ及びソース制御信号を出力するタイミングコントローラと、一連のソースドライバと、ゲートドライバとを備える液晶ディスプレイが開示される。 - 特許庁 - It incorporates a testing auxiliary circuit RE and changes the contacts 40-99 to change the connection of the outer connection terminals and the input/output terminals of the gate array 11.
試験用補助回路ＲＥを組み込み、コンタクト４０〜９９の変更により外部接続端子とゲート・アレイ部１１の入出力端子との接続を変更する。 - 特許庁 - The thin film transistor array substrate including a thin film transistor 11 has a resistor 4 disposed between gate wiring 1/source wiring 2 and short ring wiring 3.
薄膜トランジスタ１１を含む本発明に係る薄膜トランジスタアレイ基板では、ゲート配線１・ソース配線２と、ショートリング配線３との間に、抵抗体４が配設されている。 - 特許庁 - To reduce the cell size of the base cell of a semiconductor integrated circuit device while improving the degree of freedom in circuit designing in the case of using a gate array type semiconductor integrated circuit device.
ゲートアレイ型の半導体集積回路装置を使用する場合の回路設計の自由度を高くしながら、半導体集積回路装置のベースセルのセルサイズを小さくする。 - 特許庁 - The gate array 11 controls the level of the orthogonal digital base band signals I/Q through logical arithmetic operations to control the transmission power from the antenna 18 to have a prescribed level.
アンテナ１８からの送信電力は、直交デジタルベースバンド信号Ｉ／Ｑの振幅がゲートアレイ１で論理演算により制御され、所定のレベルに制御される。 - 特許庁 - The silicide layer 140 is not formed in the region of a photo diode and the transistor of the pixel array 10, and a gate electrode 122_10 of the transistor is formed of a metal material.
画素アレイ部１０のフォトダイオードおよびトランジスタの領域にはシリサイド層１４０を形成しないが、トランジスタのゲート電極１２２_10 は金属材で形成する。 - 特許庁 - A spin-dependent chemical potential shift is generated in the charge island 10 by a spin accumulation effect when the magnetization array of the gate 13 and the drain electrode 12 is autiparellel.
ゲート１３、ドレイン電極１２の磁化配列が反平行であるとき、電荷島１０にはスピン蓄積効果によりスピンに依存した化学ポテンシャルシフトが生じる。 - 特許庁 - To design efficient layout of an electrostatic protective circuit in a semiconductor integrated circuit device having a gate array region driven by separate power supply wirings.
複数の独立した電源配線によって駆動されるゲートアレイ領域を有する半導体集積回路装置において、静電保護回路を効率的なレイアウウトで構成する。 - 特許庁 - A memory cell transistor having a tunnel oxide film 18 having a first film thickness and a first gate electrode is formed on a semiconductor substrate 14 of the cell array region.
セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。 - 特許庁 - The basic cell for designing a gate array or a standard cell integrated circuit has N and P wells arranged in checker board pattern wherein each well includes P and N devices.
ゲートアレイまたはスタンダードセル集積回路設計のための基本セルは、チェッカー盤態様に編成されたＮおよびＰウェルを有し、各ウェルはそれぞれＰおよびＮデバイスを含む。 - 特許庁 - The transistors of an output buffer transistor group 20 of a gate array structure are so structured as to be electrically isolated from each other, whereby the body potentials of the transistors are set independent.
ゲートアレイ構成の出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離する構成を用いて各トランジスタのボディ電位を独立なものとする。 - 特許庁
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