「input buffer」を含む例文一覧(1992)
＜前へ 1 2 .... 30 31 32 33 34 35 36 37 38 39 40 次へ＞- The data transfer device holds single transfer data in the buffer 108 to a single transfer request from the image processor 2 and a burst transfer request from the image input/output device 3, and controls a selector 107 and a selector 109 so that burst transfer to the memory 4 is performed.
画像処理装置２からのシングル転送要求と、画像入出力装置３からのバースト転送要求に対し、バッファ１０８にシングル転送データを保持するとともに、メモリ４へのバースト転送を行うようセレクタ１０７、セレクタ１０９を制御する。 - 特許庁 - The data line driving circuit includes a buffer circuit (500) including inverters (501 to 503) having thin film transistors, which waveform-shape and output a transfer signal as a sampling control signal when the transfer signal is input from a shift register circuit (400), according to respective latch circuits.
データ線駆動回路は、シフトレジスタ回路（４００）から転送信号が入力されると、波形整形してサンプリング制御信号として出力する薄膜トランジスタを有するインバータ（５０１〜５０３）を、各ラッチ回路に対応して夫々含むバッファ回路（５００）を備える。 - 特許庁 - In this programmable controller for performing the transmission of a synchronous type between plural LSIs, when an LSI 200 of a clock supply origin uses a clock, a clock supplied to an other LSI 3 is fetched from a clock connection line 6 through an input buffer 21 to the LSI 200.
複数のＬＳＩ間で同期式の伝送をしているプログラマブルコントローラにおいて、クロック供給元のＬＳＩ２００がクロックを使用する際、他のＬＳＩ３に供給したクロックをクロック接続ライン６から入力バッファ２１を介してＬＳＩ２００に取り込む。 - 特許庁 - This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.
本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁 - The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.
ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁 - The input device comprises one or more storage spaces provided within a main body, each storage capable of storing a gravity buffering unit, and a set of elastic buffer members disposed each between the gravity buffering unit and the inside wall surface of the storage space.
入力装置の本体内に一個又は一個以上の収容スペースを設け、各収容スペースには重力緩衝ユニットを入れることが出来、且つ各重力緩衝ユニットと収容スペースの内側壁面の間に一組の弾性緩衝部材を設置する。 - 特許庁 - This output buffer circuit delays an input signal IN by connecting in series delay circuits 11 to 14 with feedback which vary in delay time according to the load placed on an output terminal 2 on the basis of an output signal OUT obtained through a feedback path L1.
フィードバック経路Ｌ１を介して得られる出力信号ＯＵＴの電位基づき、出力端子２にかかる負荷に応じて各々の遅延時間が変化するフィードバック付遅延回路１１〜１４は直列に接続されて入力信号ＩＮを遅延させる。 - 特許庁 - After a reset level in the input signal of the solid-state image pickup element 1 receiving the prescribed operating level is clamped to the prescribed level Vref, the level is sampled and held by a sample-hold circuit consisting of the MOS TR4 and the capacitor C4 via the buffer circuit 12.
所定の動作電位を与えられた固体撮像素子１の出力信号中のリセット電位は所定の電位Ｖｒｅｆにクランプされた後、バッファ回路１２を経て、ＭＯＳトランジスタＴＲ４と容量Ｃ４で構成されるサンプリングホールド回路でサンプルホールドされる。 - 特許庁 - When input data stored in a large-capacity memory 13 are read out, classified by destinations, and successively written in each face of a buffer 16 for each classification, the data processor has the constitution for writing the read-out data in the next face if the destination of the read-out data differs.
大容量メモリ１３に格納された入力データを読み出してこれを行き先別に分類し、各分類毎に順次バッファ１６の各面に書き込む際、読み出したデータの行き先が異なった場合には次の面に書き込む構成を有する。 - 特許庁 - When a list display instruction is inputted from the input part 101, the memo data stored in the memo data buffer 105 are reduced overlapping and listed at a display part 102 and overlapping parts are displayed so that lower-layer data have lower luminance than that of upper-layer data.
入力部１０１から一覧表示指示がされたときには、前記メモデータバッファ１０５に記憶されているメモデータを表示部１０２に一部分を重ねて縮小一覧表示し、重なった部分は下層データの輝度を上層データの輝度より低くして表示する。 - 特許庁 - When input of hierarchy change indication is detected, a replacing unit 303 updates inside of a display buffer 301 so as to display data of each frame within the range which has two frames predetermined by the frame information among data groups of the second hierarchy to be both ends.
階層変更指示の入力を検知すると、置き換え部３０３は、第２の階層のデータ群のうち、上記フレーム情報によって特定される２つのフレームを両端とする範囲内の各フレームのデータを表示するよう、表示バッファ３０１内を更新する。 - 特許庁 - The drain and source of an MOSFET Q1 are connected across the resistor R2 and when a switching part 3 turns on the MOSFET Q1, the operational amplifier 11 operates as a buffer to output the voltage V3 of an uninverted input terminal from the output terminal T1.
また、抵抗Ｒ２と並列にＭＯＳＦＥＴＱ１のドレイン・ソース間が接続してあり、切替部３がＭＯＳＦＥＴＱ１をオンさせると、演算増幅器１１はバッファとして動作し、出力端子Ｔ１から非反転入力端子の電圧Ｖ３が出力される。 - 特許庁 - When a table number to be printed is fetched into an input buffer 12c to be edited from an additive table 15 of a table of information to be printed having a plurality of table numbers and information names to be printed corresponding to the table numbers, the additive name of the information name to be printed corresponding to the edited table number is developed in a printing buffer 14 to be printing data.
複数のテーブル番号及びこれらテーブル番号に対応させた印字対象情報名を有する印字対象情報テーブルである添加物テーブル１５から印字対象とされるテーブル番号が入力用バッファ１２ｃに取込まれて編集されると、その編集されたテーブル番号に対応する印字対象情報名である添加物名が印字用バッファ１４にて印字データに展開されるようにする。 - 特許庁 - An input buffer (inverter G_1), full band passing circuits (DELYIANNIS phase shift circuits) having at least two secondary transmission functions and an output buffer (inverter G_2) are sequentially connected, the full band passing circuits having the two secondary transmission functions have phase characteristics with respect to different frequencies and are cascade connected to obtain the approximately fixed delay time over the wide frequency band.
入力バッファ（インバータＧ_１）と、少なくとも２個の２次の伝達関数を持つ全帯域通過形回路（ＤＥＬＹＩＡＮＮＩＳ形移相回路（Ｉ），（ＩＩ）と、出力バッファ（インバータＧ_２）とを順次接続し、２個の２次の伝達関数を持つ全帯域通過形回路は、異なる周波数に対する位相特性を有し、従続接続することで広い周波数帯域においてほぼ一定の遅延時間とする。 - 特許庁 - This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.
本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁 - On the CAD tool, a signal transmitting circuit in which crosstalk occurs is replaced with a signal transmitting circuit 300 having an output buffer that can output a digital transmission signal to be transmitted and a negative-phase signal to be negative phase to the transmission signal, at least two signal transmission lines, and an input buffer for receiving the transmission signal and the negative-phase signal transmitted through the signal transmission lines.
ＣＡＤツール上で、クロストークが発生する信号伝送回路を、伝送すべきデジタルの送信信号とその送信信号とは逆相となる逆相信号とを出力可能な出力バッファと少なくとも２本の信号伝送線と、それら信号伝送線を経由して伝送されてきたに送信信号と逆相信号とを受信する入力バッファとを持つ信号伝送回路３００に置き換える。 - 特許庁 - A display image data creation operation processing unit 0703 processes an image data inputted from an image input device 0701 using a parameter set which is either inputted from an authoring input device 1202 by an authoring control processor 1205 or read from an automatic operation data of an automatic operation data buffer 1208 and creates image data and displays the image on a display device 0704.
表示画像データ作成処理部０７０３は画像入力装置０７０１から入力した画像データをオーサリング制御処理部１２０５がオーサリング操作入力装置１２０２から入力したまたは自動操作データバッファ１２０８の自動操作データから読出したパラメータセットを用いて処理して表示画像データを作成してディスプレイ装置０７０４にて該画像を表示する。 - 特許庁 - The method includes steps of: receiving each merged image; changing a clock domain from an original input signal to an internal domain; placing at least two adjacent pixels into an input buffer by merged image; interpolating an intermediate pixel, for forming a reconstructed left frame and a reconstructed right frame; and reconstructing a stereoscopic image stream from the left and the right image frames.
方法は、各併合画像を受け取るステップと、元の入力信号からのクロックドメインを内部ドメインに変化させるステップと、各併合画像毎に、少なくとも二つの隣接画素を入力バッファに入れるステップと、復元左フレームおよび復元右フレームを形成するために中間画素を補間するステップと、左および右画像フレームから立体画像ストリームを復元するステップとを含む。 - 特許庁 - Moreover, when the detection output of the starting port switch 17 gives an abnormal potential, a third circuit part (an OR gate 110 or an inversion input buffer 109) receiving an output of the second circuit part performs a signal processing to input an interrupt signal indicating that the detection output of the starting port switch 17 corresponds to a criminal detection output.
さらに、第２回路部の出力を受ける第３の回路部（ＯＲゲート１１０，反転入力バッファ１０９）が、始動口スイッチ１７の検出出力が異常電位になった場合に始動口スイッチ１７の検出出力が不正な検出出力に該当することを示す割込信号をＮＭＩ端子３１２に入力させるための信号処理を行なう。 - 特許庁 - Concerning an input signal 302 output from an output buffer 1, a state of the input signal is held by a hold circuit 3, when it is possible to determine whether a slew rate function is normally working, and a signal 307 in a state (at Low if normal) corresponding to a held state is inverted and output to a hold circuit 217 via AND circuits 214 and 215.
出力バッファ１から出力された入力信号３０２について、スリューレート機能が正常か否かを判断することの可能な時の入力信号の状態を保持回路３が保持すると共に保持した状態に対応した状態（正常であればLow状態）の信号３０７を反転してＡＮＤ回路２１４、ＡＮＤ回路２１５を介して保持回路２１７に出力している。 - 特許庁 - In the client, drawing data of the pop-up window P on the drawing data G for display developed on a frame buffer is read according to the window area information received from the server, and displayed by fitting its size on an input device (soft keyboard) 27 in which an arrangement pattern of a key is normally displayed.
クライアントでは、サーバから受信されたウインドウ領域情報に従い、フレームバッファに展開されている表示用描画データＧ上のポップアップウインドウＰの描画データが読み出され、通常はキーの配列パターンが表示される入力装置(ソフトキーボード)２７にそのサイズを合わせて表示される。 - 特許庁 - Moreover, the voltages obtained from the divider circuit arranged inside of the same LSI as the driving circuits are supplied to the plural driving circuits in the same LSI through buffer amplifiers having a high input impedance and a low output impedance.
また、基準電圧源によって生成される基準電圧のうち、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって得られる電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して同一ＬＳＩ内の複数の駆動回路に供給される。 - 特許庁 - A character string likelihood calculating means 204 generates a character string structure dictionary obtained by combining correspondence dictionary information in a character structure dictionary 211 with correspondence dictionary information in an inter-character dictionary 212 in each recognition candidate character string in the buffer 209 to collate the character string structure dictionary with the input stroke string.
文字列尤度計算手段２０４はバッファ２０９内の認識候補文字列毎に、文字構造辞書２１１中の対応辞書情報と文字間構造辞書２１２中の対応辞書情報とを組み合わせた文字列構造辞書を生成して入力ストローク列と照合する。 - 特許庁 - An MOS transistor 5 which operates as a switch for switching over gain and phase compensation by inputting a gain switching signal 53 is arranged, via a feedback resistor 4, between an input side of an inversion amplification circuit 1 and an output side of a buffer circuit 2 arranged on an output side of the circuit 1.
利得切替信号５３を入力して利得および位相補償切り替えのためのスイッチとして動作し帰還抵抗４を介し反転増幅回路１の入力側とこの反転増幅回路１の出力側に有するバッファ回路２の出力側との間にＭＯＳトランジスタ５を設ける。 - 特許庁 - A request band calculation section 202 informs the line terminator LT2 about the amount of the remaining input packet stored in the buffer, compares the amount of the remaining received packets with a minimum warrant band value and selects either of them which is greater for a threshold value for a succeeding period.
要求帯域演算部２０２は、バッファに蓄えられている残りの入力パケットの量を局内加入者収容装置ＬＴ２に通知すると共に、残りの入力パケットの量を最低保証帯域値と比較し、大きい方を、次の周期における閾値として設定する。 - 特許庁 - The buffer circuit includes an N-channel transistor, having an input electrode connected to the second power supply node, and a control electrode connected to the output node of the charge pump, and a first constant current source, disposed in between a first power supply node and the output electrode of the N-channel transistor.
バッファ回路は、第２の電源供給ノードに入力電極が接続され、前記チャージポンプの出力ノードに制御電極が接続されたＮチャネルトランジスタと、第１の電源供給ノードとＮチャネルトランジスタの出力電極との間に配置された第１の定電流源とを有する。 - 特許庁 - In an image processing process DP, image processing is applied to image pickup data DT1 based on a command to be input from the CIF1, and result data DT3 configured of information beneficial for the control of a robot are generated, stored in a result data buffer DB3, and output to the CIF1.
画像処理プロセスＤＰはＣＩＦ１から入力される指令に基づいて撮像データＤＴ１を画像処理し、ロボットの制御に有益な情報からなる結果データＤＴ３を生成してこれを結果データバッファＤＢ３に保存し、またＣＩＦ１に出力可能にする。 - 特許庁 - When "correction" of the handwriting input part is touched so as to correct a retrieval character (string) performed with the character recognition display, the recognition candidate character, corresponding to each the character along the retrieval character (string) performed with the character recognition display, is read from the candidate buffer, and the recognition candidate characters are displayed in a lump as a window W.
文字認識表示された検索文字（列）を修正するため前記手書き入力部の「訂正」がタッチされると、前記文字認識表示された検索文字（列）に沿って各文字に対応する認識候補文字が前記候補バッファから読み出されてウインドウＷとして一括表示される。 - 特許庁 - A base current of a TR Q1 can sufficiently be compensated by a collector current IC1 of the TR P1 by setting the collector current IC1 of the TR P1 equal to the current IC2 and setting the current amplification factors of the TRs Q1, Q2 equal to ach other so as to reduce an input current IIN to the buffer circuit.
トランジスタＰ１のコレクタ電流Ｉ_C1をＩ_C2と等しくし、トランジスタＱ１とＱ２の電流増幅率を等しく設定すると、トランジスタＱ１のベース電流はトランジスタＰ１のコレクタ電流Ｉ_C1により十分補償でき、バッファ回路の入力電流Ｉ_INを低減できる。 - 特許庁 - A power-on reset circuit (8E) inputs the power supply voltage detection signal, indicates initial setting operation of the internal circuit at prescribed timing, and makes the external input and output buffer circuit (8F) change to the operable state from high impedance state responding to the end of initial setting operation of the internal circuit.
パワーオンリセット回路（８Ｅ）は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記内部回路の初期設定動作の完了に応答して、外部入出力バッファ回路（８Ｆ）を高インピーダンス状態から動作可能な状態にする。 - 特許庁 - Then, it reflects only normal operation results of a starting system to a standby system by transferring input-output information stored in the buffer 3a so far to the processor system of the standby system when the timer 3b detecting a fault such as program runaway is cleared normally.
そして、プログラム暴走等の障害を検出するウォッチ・ドッグ・タイマ３ｂが正常にクリアされた時点で、それまでにバッファ３ａに蓄えられた入出力情報を待機系のプロセッサシステムに転送することによって、起動系の正常動作結果のみを待機系に反映する。 - 特許庁 - A data buffer 3 receives a data input signal when the writing instruction signal WE is received, and drives the corresponding one of the bit lines BL and amplifies a minute reading signal transmitted to one of the bit lines BL to output a data output signal when the reading instruction signal RE is received.
データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。 - 特許庁 - This image decoder is shown in the figure, where an input buffer 2 that stores coded image data, plural decoding means that decode the image data, a control means that controls each decoding means, and a decode memory 5 that stores the image data decoded by each decoding means are provided.
符号化された画像データを保持する入力バッファと、前記画像データを復号する複数の復号化手段と、各復号化手段を制御する制御手段と、前記復号化手段で復号された画像データを保持するデコードメモリとを備えた画像復号化装置及が示されている。 - 特許庁 - The input buffer 11 stops the output of the packet when the reconfigurable device 14 is reconfigured, temporarily stores a required amount (d) of packet, and starts storing packets for the next reconfiguration after the amount of packet/α time corresponding to at least (d) after the reconfiguration.
入力バッファ１１は、リコンフィギュアブルデバイス１４をリコンフィギュレーションする際には、パケットの出力を停止し、所要の量（ｄ）のパケットを一時的に蓄積し、リコンフィギュレーションの後、少なくとも、ｄに相当するパケット量／α時間を経過後に次のリコンフィギュレーションのためのパケットの蓄積を開始する。 - 特許庁 - A control circuit temporarily suspends the recording (reproduction), when a data residence residue determined based on a difference between a data position at which data is transmitted to a circuit on a data input/output side on a buffer and a data position at which data is transmitted to a disk drive dips from (exceeds) a preset threshold in recording (reproduction).
制御回路は、バッファ上においてデータ入出力側の回路とデータ転送するデータ位置とディスクドライブとデータ転送するデータ位置との差から求まるデータ滞留残量が記録（再生）時に予め設定した閾値を下（上）回ったとき記録（再生）を一時中断する。 - 特許庁 - Consequently, the probing carried out for the pads only for probing and the double use pads provided in the periphery of the semiconductor chip will be sufficient, and even when the pads only for bonding are arranged on the input/output buffer etc., no problem occurs even if many times of probing inspections are carried out.
これにより、半導体チップの周辺部に設けられたプロービング専用パッド及び兼用パッドに対してプロービングを行えば足りるようになり、ボンディング専用パッドは入出力バッファ上等に配置しても、多数回のプロービングに対しても不都合が生じる懸念が解消される。 - 特許庁 - The switching portion 12 is arranged such that a connection is established through a connecting wiring 12a in an uppermost layer between a plurality of connecting terminals S0-Sn, which output inputted signals with a time delay different from each other and a connecting terminal SS which is connected to an input terminal In of an output buffer gate G0.
スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子ＳＳとが、最上層の接続配線１２ａによって接続されている。 - 特許庁 - Each repeater buffer circuit 301 can separate impedances of an input side and output side thereof from each other, so that a deterioration of the wave-form quality according to a parasitic capacitance on the penetrating via path of each of semiconductor chips 300_1 to 300_N can be reduced and consequently, it become possible to send a high-speed signal.
各リピータバッファ回路３０１は、その入力側と出力側のインピーダンスを分離できるため、各半導体チップ３００_１〜３００_Ｎの貫通ビア経路に寄生する浮遊容量に伴う波形品質の劣化を低減でき、高速な信号を伝送することが可能となる。 - 特許庁 - When a delayed decision signal F as a delayed signal of the decision signal D by a decision delay means 11 is in a state of representing nonconformity, and output buffer 12 is brought into a conducting state, and a defective information signal E is outputted to the outside from an input/output terminal 2A for inputting the expected value signal B.
判定信号Ｄを判定遅延手段１１で遅延させた遅延判定信号Ｆが不一致を示す状態になると、出力バッファ１２を導通状態とし、不良情報信号Ｅを期待値信号Ｂを入力する入出力端子２Ａから外部出力する。 - 特許庁 - The buffer memories 74A, 74B, 74C consisting of shift registers have memory capacities dependent on the mutual distance interval of the partial projection areas, and shifts the projection positions of division pattern images from each other by adjusting the time it takes from the input to the output of the raster data.
シフトレジスタで構成されるバッファメモリ７４Ａ、７４Ｂ、７４Ｃは、部分投影エリアの相互距離間隔に応じてそれぞれメモリ容量が相違し、ラスタデータの入力から出力するまでにかかる時間を調整することによって、分割パターン像の投影位置を等距離間隔で互いにずらす。 - 特許庁 - This transcoder is equipped with an input-side decoder device, a quantizer which re-quantize data quantized repeatedly by the decoder device with a re-quantization factor, a VLC coder which is connected to the output side of the quantizer, and an output-side coder device equipped with an output buffer.
このトランスコーダは、入力側のデコーダ装置と再量子化ファクタによって前記デコーダ装置において複量子化したデータを再量子化するための量子化器と該量子化器の出力側に接続されたＶＬＣコーダ及び出力バッファを備える出力側のコーダ装置を備える。 - 特許庁 - In the method for performing antialiasing during scanning line rendering of a graphic object image, sub-pixel resolution coverage bit-masks(A-buffer) corresponding to the limited number of scanning lines is generated at a time in order to input image information and to perform the rendering of pixels from the inputted image information.
グラフィックオブジェクト画像の走査線レンダリング中にアンチエイリアシングを行う方法であり、画像情報を入力して入力された画像情報からの画素をレンダリングするために、一度に限られた本数の走査線に対応する小画素解像度カバレッジビットマスク（Ａ−ｂｕｆｆｅｒ）を生成する。 - 特許庁 - The buffer BUF is configured so as to switch, corresponding to the control signals, an enable state wherein the differential signal corresponding to the differential signal inputted to the differential input terminal Di is outputted and a disable state wherein current consumption practically becomes zero and the differential output terminal becomes high impedance.
バッファＢＵＦは、差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。 - 特許庁 - The instrument body 3 is structured so as to set a buffer memory 24, a cinematographic memory 25, a correction image memory 26 at a bit width capable of retaining echo data without getting saturated when an ultrasonic echo signal is taken from the subject and to expand the input range more than the correction image data.
装置本体３は、被検体からの超音波エコー信号を取り込む際に、エコーデータを飽和することなく保持可能なビット幅にバッファメモリ２４，シネメモリ２５，補正用画像メモリ２６を設定し、補正用画像データよりも入力レンジを拡げるように構成している。 - 特許庁 - A PCU (1) which functions as a musical sound collectively producing means produces and processes the musical sound signals of the two or more samples at predetermined time intervals based on the input musical performance information, and writes the produced musical sound signals of the two or more samples to the output buffer in the DMA (10).
楽音生成手段として機能するＣＰＵ（１）は、入力した演奏情報に基づいて、所定時間間隔で複数サンプルの楽音信号をまとめて生成処理し、生成した複数サンプルの楽音信号をＤＭＡ（１０）内の出力バッファに書き込む。 - 特許庁 - To provide an audio video recording system wherein a final average bit rate is controlled to approach an average bit rate target value and the quality of a video image after compression is not fluctuated depending on the contents of the video image received by a signal input section as a method for avoiding occurrence of buffer under-run.
バッファアンダーラン回避方法として、信号入力部に入力された映像内容に応じて、圧縮後の映像品質が変動しないように、かつ、最終的な平均ビットレートが平均ビットレート目標値に近づくように制御された録音録画システムを提供する。 - 特許庁 - A buffer member 18b absorbing the minor torque fluctuation produced in the pilot clutch mechanism 10e caused by the minor fluctuation in the input current to the pilot clutch mechanism 10e is disposed between the pilot clutch mechanism 10e and an outside rotating member 10a constituting the driving force transmission device.
駆動力伝達装置を構成するパイロットクラッチ機構１０ｅと外側回転部材１０ａとの間に、パイロットクラッチ機構１０ｅへの入力電流の微小な変動に起因してパイロットクラッチ機構１０ｅに生じる微小なトルク変動を吸収する緩衝部材１８ｂを配設した。 - 特許庁 - A changeover circuit 30 is switched on purpose and supplies the decoded signal to a 1st coding circuit 40 or a 2nd coding circuit 50 and a code including a motion vector from the code buffer 10 is given to its input of the 1st coding circuit 40 when the 1st coding circuit 40 is selected.
切替回路30は目的に応じて切り替えられ、復号された信号を第１の符号化回路40または第２の符号化回路50に供給し、第１の符号化回路40に切り替える際に符号バッファ10からの動きベクトルを含む符号をその入力に供給する。 - 特許庁 - To provide a semiconductor device preventing destruction of an input/ output buffer caused by collision of data, even if any one of the control terminal of output control breaks down in a test performed by connecting plural semiconductor devices incorporating plural semiconductor elements where output data terminals are shaved.
データの出力端子が共通な複数の半導体素子を内蔵する半導体装置を複数接続して行うテストで、いずれかの出力制御の制御端子が故障しても、データの衝突による入出力バッファの破壊を防止する半導体装置を提供する。 - 特許庁 - When the storage of a web page corresponding to the operation input of a user received by an UI 51 is instructed from a web browser 52, a data management agent 43 uses data indicating the web page stored in a page buffer to prepare storage data and stores the storage data inside an image forming apparatus 10.
データ管理エージェント４３は、ＵＩ５１に受け付けられたユーザの操作入力に応じたＷｅｂページの保存をＷｅｂブラウザ５２から指示されると、ページバッファに記憶された当該Ｗｅｂページを示すデータを用いて、保存データを作成してこれを画像形成装置１０内に記憶させる。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
