「input buffer」を含む例文一覧(1992)
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そして、終端制御回路１７は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路１８の抵抗値を、入力バッファ回路２１が伝送路Ｌ１，Ｌ２のレベルをＨレベルの信号として検出する値に調整する。 - 特許庁 - The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.
スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁 - A data accumulation section 29 accumulates data values of a feature section having a data value that differs from that of other codes, is characteristic, and is invariable for a code for composing time information included in a time code in input waveform data, and stores in an accumulation value buffer 30 for storing the accumulation value.
データ累算部２９は、入力波形データにおいて、タイムコードに含まれる時刻情報を構成する符号について他の符号と異なる固有でかつ一定のデータ値を有する特徴区間のデータ値を累算し、当該累算値を格納する累算値バッファ３０に格納する。 - 特許庁 - From a position information signal 407 of the packets, stored in the input buffer and an output information signal 403 of each packet, an output port determining part 404 determines each effective information signal 414, showing the position of a packet which each output port 6 should send out.
これらに蓄積されたパケットの位置情報信号４０７とパケットごとの出力ポート情報信号４０３から出力ポート１０６の各自が送出すべきパケットの位置を表わすそれぞれの有効情報信号４１４を出力ポート判定部４０４で判定する。 - 特許庁 - A video bit rate in a VOBU (video object unit) is obtained from a video stream subjected to variable bit rate compression for each VOBU, and reference time information (SCR) to be captured in an input buffer and a decoding time stamp/presentation time stamp (DTS/PTS) are calculated on the basis of the bit rate.
ＶＯＢＵ毎に可変ビットレート圧縮された映像ストリームに対して、ＶＯＢＵ内の映像ビットレートを求め、これをもとに、入力バッファに取り込むべき基準時刻情報（ＳＣＲ）と、復号開始及び表示時刻情報（ＤＴＳ／ＰＴＳ）を算出する。 - 特許庁 - Then, in the control LSI 1, a selector 11 for switching output signals g1 from the internal circuit 14 of the control LSI 1 to the memory 8 for the data storage and the signals i1 inputted from external input/output signals d1 through an interface buffer 3 is provided.
このセレクタ１１により、制御ＬＳＩ１が選択されている動作モード時には、メモリ８は、その制御ＬＳＩ１が使用し、またメモリを内蔵していないその他の制御ＬＳＩ２が選択されている動作モード時には、制御ＬＳＩ１の外部端子には、メモリ８の信号が割り付けられる。 - 特許庁 - To secure necessary output characteristic without setting a new program nor new terminal required for executing the program by sending the output signal received from an output buffer to a data input terminal, using a reset signal as a latch fetching signal and switching the output characteristic according to the output signal sent from a latch circuit.
半導体集積回路の出力バッファ制御回路において、出力バッファから出力される出力信号の出力インピーダンスを制御することによって、いろいろな外部入力条件に最適な出力インピーダンスで出力することができる。 - 特許庁 - The device 10 to be supervised does not have an input part and a display part for setting time, but if receiving a data logging command from a PC 20 via a communication port 13, downloads logging data into the PC 20, starting from the logging data with the oldest time stamp recorded in a ring buffer 16.
被監視装置１０は、時刻設定のための入力部および表示部は有しないが、通信ポート１３を経由してＰＣ２０からのデータロギング命令を受信すると、リングバッファ１６に記録された最も古いタイムスタンプのロギングデータから順に、ＰＣ２０へダウンロードする。 - 特許庁 - In the case that TS packets are input to a partial TS buffer TS in the order shown in Fig.5A, for example, PAT and PMT that are present in TS originally are permuted to partial TS PAT and PMT and the partial TS PAT and PMT are newly inserted just before a video sequence header.
例えば図５Ａに示す順で、パーシャルTSバッファにTSパケットが入力された場合、同図Ｂに示すように、TSに元々存在していたPATおよびPMTがパーシャルTS用のPATおよびPMTに置換されるとともに、ビデオシーケンスヘッダの直前に、新たにパーシャルTS用のPATおよびPMTが挿入される。 - 特許庁 - Packet buffers 202-204 corresponding to a configuration memory number (m) are provided, a packet buffer distributor 205 groups an input packet 1 for each configuration memory number (m), and a reconfiguring device 110 reconfigures a reconfiguring circuit 113 for each grouped packet group.
コンフィグメモリ番号ｍに対応したパケットバッファ部２０２〜２０４を設け、パケットバッファ振分け部２０５が、コンフィグメモリ番号ｍ毎に入力パケット１をグルーピングし、リコンフィギュアデバイス１１０が、当該グルーピングされたパケットグループ毎にリコンフィギュア回路１１３のリコンフィグレーションを実施する。 - 特許庁 - The virtual output queue controller 200 in the input buffer type switch in the virtual output queue is provided with a class band managing part 201 for CBR class and a connection request generating part 202 to make a connection request to a switch scheduler capable of performing three stages of priority control.
仮想出力キュー方式の入力バッファ型スイッチにおける仮想出力キュー制御装置２００は、ＣＢＲクラス用のクラス帯域管理部２０１と、三段階の優先制御を実行可能なスイッチスケジューラに対して接続要求を行う接続要求生成部２０２と、を備えている。 - 特許庁 - The image coding circuit 120 codes an image signal received from an image input terminal 122 according to a control method of which the output code quantity control circuit 150 informs while controlling the quantity of the outputted image coding data and stores the coded signal to the image coding data storage buffer 121.
画像符号化回路１２０は、画像入力端子１２２より入力された画像信号を、出力符号量制御回路１５０が通知する制御方法に従い、出力する画像符号化データの量を制御しながら符号化し、画像符号化データ格納バッファ１２１へ格納する。 - 特許庁 - At an altered RC network listing step 2, the insertion of a buffer and enhancement of the driving capacity of a drive side transistor (enlargement of transistor size) are effected for all RC networks determined previously while taking account of the inclination of an input waveform and an RC network of minimum path delay is determined.
次に、変更ＲＣネットワーク列挙ステップ２で、先に求めた全てのＲＣネットワークに対して、入力波形の傾きを考慮してバッファの挿入、駆動側トランジスタの駆動能力の向上（トランジスタサイズの拡大）を実施し、各々ＲＣネットワークで最小のパス遅延のものを求める。 - 特許庁 - The data signals outputted from the data shift part 14 are outputted by mutually shifted by the 1/8 period of the input clock signal 16 as data signals 18-1-18-4 on respective signal lines of the data bus 18 via an output buffer 15 and transmitted to the host device.
データシフト部１４から出力されたデータ信号は、出力バッファ１５を経由して、データバス１８の各信号線上にデータ信号１８−１〜１８−４として相互に入力クロック信号１６の１／８周期ずつシフトして出力され、上位装置に送出される。 - 特許庁 - The device is provided with a switch circuit 112 controlled by the coincidence-detection output, switching the data corresponding to the defective address in a sense amplifier circuit 104 to the data selected by the set number in the redundant sense amplifier circuit 105, and connecting it to a data input/output buffer 113.
その一致検出出力により制御されてセンスアンプ回路１０４の中の不良アドレス対応のものと冗長センスアンプ回路１０５のなかのセット番号により選択されたものとを切り換えてデータ入出力バッファ１１３に接続するスイッチ回路１１２を備える。 - 特許庁 - The delay elements 421-42n delay an input signal by a delay decided by voltages VC1, VC2 received from terminals 453, 454 and output the delayed signal to a delay element of a next stage and the dummy buffers 441, 442, etc., or the delay element of the next stage and the output buffer 450.
遅延素子４２１〜４２ｎは、端子４５３，４５４から入力される電圧ＶＣ１，ＶＣ２によって決定される遅延量だけ入力信号を遅延させて、次段の遅延素子およびダミーバッファ４４１，４４２，・・・、または次段の遅延素子および出力バッファ４５０へ出力する。 - 特許庁 - A processing part 10 sets the display range of map information and a virtual plane setting part 102 sets virtual planes with respect to respective map data in the display range based on the priority of map data 204 or an operating instruction to be inputted from an input 40 to store virtual planes in a frame buffer 50.
処理部１０は、地図情報の表示範囲を設定し、仮想平面設定部１０２は、地図データ２０４の優先度、または入力部４０から入力される操作指示に基づいて表示範囲内の各地図データに対する仮想平面を設定してフレームバッファ５０に格納する。 - 特許庁 - The output circuit includes a main buffer circuit 1 for outputting differential output signals BP, BN according to a differential input signal DI from a pair of output terminals 31, 32, and a trimming circuit 2 for adjusting the impedances of the pair of output terminals 31, 32 according to control signals CS.
本発明による出力回路は、差動入力信号ＤＩに応じた差動出力信号ＢＰ、ＢＮを出力端子対３１、３２から出力するメインバッファ回路１と、制御信号ＣＳに応じて出力端子対３１、３２のインピーダンスを調整するトリミング回路２とを具備する。 - 特許庁 - An STC control unit 21 extracts the value of the system clock added in the buffer and a predetermined clock reference value from the packet sent from a TS packet input unit 4, compares these values and corrects the system clock reproduced in the STC reproducing unit 10 in accordance with a difference thereof.
ＳＴＣ制御部２１は、ＴＳパケット入力部４から送られてくるパケットから、上記バッファにおいて付加されたシステムクロックの値と所定のクロック基準値とを取り出して比較し、その差に応じてＳＴＣ再生部１０で再生されるシステムクロックを補正する。 - 特許庁 - Each formatter 105 multiplexes the replaced PID in place of the original PID on each TS from the input buffer 13, a changeover device 107 selects an output of each formatter 105 and prescribed control information to apply time division multiplex them and to provide an output of the result as a new TS.
各フォーマッタ１０５は、入力バッファ１３からの各ＴＳに上記付け替え後のＰＩＤを元のＰＩＤに代えて多重し、切り替え器１０７は、各フォーマッタ１０５の出力と所定の制御情報とを切り替えて時分割多重し、新たな一つのＴＳとして出力する。 - 特許庁 - According to a mail transmitting instruction, the mail text preparing part 1-1 stores contents in the file buffer 1-5 and various kinds of inputted information in a transmitting main storage part 9-4 of a RAM 9, and on the basis of this information, the mail is transmitted to a mail address inputted to a destination input part 18.
メール本文作成部１−１は、メール送信指示により、ファイルバッファ１−５の内容と、入力された各種情報を、ＲＡＭ９の送信メール記憶部９−４に記憶し、この情報を基に宛先入力部１８に入力されたメールアドレスにメール送信する。 - 特許庁 - A table that a DTS extracted by a DTS extract means 103, an ID issued by each picture from an ID addition means 104 is related to an address of an input buffer 105 storing a head of a picture is created in a DTS, ID, storage address storage memory 106.
ＤＴＳ，ＩＤ，格納アドレス保持メモリ１０６に、ＤＴＳ抽出手段１０３で抽出されたＤＴＳとＩＤ付加手段１０４でピクチャ毎に発行したＩＤとピクチャの先頭を格納した入力バッファ１０５のアドレスとを関連づけたテーブルを作成する。 - 特許庁 - The video recorder is configured such that a 1st storage reproduction device 14, a 2nd storage reproduction device 17, a buffer memory 15, an encoder 11, a decoder 16, and a microcomputer 300 are connected to a bridge 12 and a mixing device 100 and a switcher 400 freely control an input/output of the encoder 11 and the decoder 16.
ブリッジ１２に対して第1の記憶再生装置１４、第2の記憶再生措置１７、バッファメモリ１５、エンコーダ１１、デコーダ１６マイクロコンピュータ３００を接続し、ミキシング装置１００とスイッチャ−４００により、エンコーダ１１、デコーダ１６の入出力を自在に制御する構成である。 - 特許庁 - A path control means 12 controls switching between a first path 18 through which image data inputted from the reader 11 is compressed by a compression means 13 and is stored in the buffer memory 14 for input and a second path 19 through which the image data is stored without being compressed.
経路制御手段１２は、読み取り装置１１から入力される画像データを圧縮手段１３で圧縮処理して入力用バッファメモリ１４に格納する第１経路１８と、圧縮処理せずに格納する第２経路１９との切り替えを制御する。 - 特許庁 - In addition, a change in filling rate of a buffer memory 21b is monitored, it is determined that congestion occurs in a first PPG device 1 when the filling rate exceeds h%, and the response time to the push transfer request in the input side interface 21a is delayed.
また、バッファメモリ２１ｂにおける充填率の変化を監視し、充填率がｈ％を超えた際には第１ＰＰＧ装置１において輻輳が発生したと判断して、入力側インタフェース２１ａにおけるプッシュ転送要求に対する応答時間を遅延させる。 - 特許庁 - In a steady-state wherein no transient overvoltage is produced in a node A, since a level at the input terminal of a buffer circuit M1 is nearly equal to the level of the node A, the level of the node A is the sum (Vz+VF) of a Zener voltage Vz and a forward voltage VF of a Zener diode D1.
ノードＡに過渡的な過電圧が発生していない定常状態では、バッファ回路Ｍ１の入力端子の電位はノードＡの電位とほぼ同じであるため、ノードＡの電位の振幅は、ツェナーダイオードＤ１のツェナー電圧Ｖｚと順方向電圧ＶFの加算値（Ｖｚ＋ＶF）となる。 - 特許庁 - This drive/protective device detects an amount of a time change of a gate voltage VGE of the switch element Q1, detects an amount of time change of an input terminal voltage in the buffer circuit 2, and detects a gate short circuit fault of the switch element Q1 based on these detected amounts of the voltage time changes.
駆動・保護装置は、スイッチ素子Ｑ１のゲート電圧ＶＧＥの時間変化量を検出すると共に、バッファ回路２における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Ｑ１のゲート短絡故障を検出する。 - 特許庁 - Under control of control units 310 and 311, in an HDD 103, a packet output from a stream data input part 301 is added with a time stamp by a time stamp addition part 303 and transferred to an HDD 104 via a buffer 304, a stream data generation part 306 and a stream data output part.
制御部３１０、３１１の制御により、ＨＤＤ１０３では、ストリームデータ入力部３０１から出力されたパケットがタイムスタンプ付加部３０３によりタイムスタンプが付加されてバッファ３０４、ストリームデータ生成部３０６、ストリームデータ出力部を経由して、ＨＤＤ１０４に転送される。 - 特許庁 - Thus, dictionary look-up is operated in the dictionary look-up mode corresponding to the contents of a capital flag buffer 6g, regardless of the dictionary look-up mode of the whole input sentence so that the words to be translated can be prevented from appearing in the translated sentence in a source language as is.
こうすることによって、当該単語は、入力文全体の辞書引きモードに拘わらず、大文字フラグバッファ６gの内容に応じた辞書引きモードで辞書引きが行われ、訳出されるべき単語がソース言語のまま翻訳文中に出現することが無くなる。 - 特許庁 - Based on the removal error signals ej at the time j, the adaptive filter coefficient Pj (i) and the value xj (i) inside the reference input signal buffer 3, the adaptive filter coefficient Pj+1(i) is updated in a coefficient updating part 8 and defined as the adaptive filter coefficient at the time j+1.
時刻ｊにおける除去誤差信号ｅｊ、適応フィルタ係数Ｐｊ（ｉ）、参照入力信号バッファ３内の値ｘｊ（ｉ）に基づいて係数更新部８で適応フィルタ係数Ｐｊ＋１（ｉ）が更新され、時刻ｊ＋１における適応フィルタ係数とされる。 - 特許庁 - In a semiconductor integrated circuit device 4 for use in a battery monitoring module 3, an MCU 10 has an I2C control block 12 for controlling serial communications such as the I2C, and an analog front-end 11 has an input/output buffer 13 serving as an interface of the I2C control block 12.
バッテリ監視モジュール３に用いられる半導体集積回路装置４において、ＭＣＵ１０には、Ｉ２Ｃなどのシリアル通信の制御を行うＩ２Ｃ制御ブロック１２を有しており、アナログフロントエンド１１は、Ｉ２Ｃ制御ブロック１２のインタフェースとなる入出力バッファ１３を有している。 - 特許庁 - When the display of a user interface screen is instructed, an HTML generator 23 reads out an attribute value necessary for the screen display from an attribute buffer 21 and changes an input element in an HTML type template file stored in a template memory 22 in accordance with the attribute value.
ユーザーインターフェース画面の表示が指示されると、ＨＴＭＬジェネレータ２３は、画面表示に必要な属性値を属性バッファ２１から読み出し、テンプレートメモリ２２に格納されたＨＴＭＬ形式のテンプレートファイルのうち、入力用の要素を属性値に応じて変更する。 - 特許庁 - A retrieval object position decision unit 303 sends an active signal to a line 114 when the current picture number of the input image is the same as the picture number in the retrieval object position information buffer 306, but sends an inactive signal to the line 114 when not.
検索対象位置判定器３０３は、入力画像の現在のピクチャ番号が検索対象位置情報バッファ３０６のピクチャ番号と等しい場合には線路１１４にアクティブ信号を送る一方、等しくない場合には線路１１４にインアクティブ信号を送る。 - 特許庁 - A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.
制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁 - A character string likelihood calculating device 204 generates a dictionary of character string structure by combining corresponding dictionary information in the dictionary of character structure 211 and corresponding dictionary information in a dictionary of biliteral structure 212 with respect to the respective candidate character strings in the buffer 209 and collates the dictionary of character string structure with the input strokes.
文字列尤度計算手段２０４はバッファ２０９内の認識候補文字列毎に、文字構造辞書２１１中の対応辞書情報と文字間構造辞書２１２中の対応辞書情報とを組み合わせた文字列構造辞書を生成して入力ストローク列と照合する。 - 特許庁 - There is provided a delay buffer memory 132 in which image information of PGB transmitted from an image data input portion 101 is converted to image information of YMCK in an image processing portion 102, the converted image information is stored and the stored image information is outputted to an image data output portion 104 as required.
画像データ入力部１０１からのＲＧＢの画像情報が画像処理部１０２にてＹＭＣＫの画像情報に変換され、変換された画像情報を保持し、保持した画像情報を必要に応じて画像データ出力部１０４に出力する遅延バッファメモリ１３２を備える。 - 特許庁 - The output buffer circuit 1 is also provided with a second level converter circuit 22 for outputting a signal D with the ground and the external output interface power supply potential VDH, defined as amplitude range on the basis of a control input signal C with the ground and the power supply potential VDL at the semiconductor chip core side, defined as an amplitude range.
また、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とする制御入力信号Ｃに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｄを出力する第２レベルコンバータ回路２２を備えた。 - 特許庁 - Decode control or the like is controlled by a stream buffer manager 108a, a main queue manager 108b, a stream queue manager 108c, a decoder manager 110, and a reproduction synchronizing manger 111, so that control becomes simpler, diversified stream input can be coped with ease, and plural reproduction modes can be realized.
ストリームバッファマネージャ１０８ａ、メインキューマネージャ１０８ｂ、ストリームキューマネージャ１０８ｃ、デコーダマネージャ１１０、再生同期マネージャ１１１によってデコード制御等を管理するので、制御がより簡単で、かつ、多様なストリーム入力に容易に対応でき、複数の再生モードも実現できる。 - 特許庁 - The digital broadcasting receiving terminal includes: a comparison part for determining a transfer delay from a data input/output amount into/from a transmitting buffer; a reduction part for reducing the data amount of the data to be transferred; and a reduction method decision part having a reduction policy table which reduces the data amount for each type of the data.
デジタル放送受信端末は、送信用バッファに対するデータ入出力量から転送遅延の判定をおこなう比較部、転送するデータのデータ量を削減する削減部、データの種類ごとにデータ量を削減する削減ポリシーテーブルを有する削減方法決定部を含む。 - 特許庁 - The program guide data management device 101 is provided with an input section 102, a buffer 103, an area code extract section 104, a month day information extract section 105, an year information read section 106, a rename section 107, a file management section 108, and a storage medium 109.
番組表データ管理装置１０１と、入力部で１０２と、バッファ１０３と、地域コード取り出し部１０４と、月日情報取り出し部１０５と、年情報読み出し部１０６と、リネーム部１０７と、ファイル管理部１０８と、記憶媒体１０９と、を備えた番組表データ管理装置１０１とした。 - 特許庁 - Pixel data of pixel coordinates Dout of the output image are calculated by calculating and adding pixel data of coordinates Din corresponding to the pixel coordinates Dout of the output image (adding to an output buffer 15) by using a table 61 corresponding to each input image.
入力画像毎に、入力画像に対応するデーブル６１を利用して、出力画像のピクセル座標Ｄｏｕｔに対応する対応座標Ｄｉｎの画素データを算出して加算することで（出力バッファ１５に加算することで）、出力画像のピクセル座標Ｄｏｕｔの画素データが算出される。 - 特許庁 - The merge data issuance part 2 compares the number of frits 205 in the merge data with the number of empty entries 204 of an input buffer 31 in an I/O controller 30_1 and when the number of frits 205 is the number of empty entries 204 or less, issues a merge data issuance permission signal 201 to the data merge part 1.
マージデータ発行部２は、マージデータ内のフリット数２０５とＩ／Ｏコントローラ３０_１における入力バッファ３１の空きエントリ数２０４とを比較し、フリット数２０５が空きエントリ数２０４以下である場合、マージデータ発行許可信号２０１をデータマージ部１に発行する。 - 特許庁 - An update request processing unit 108 selects areas 102 corresponding to current time as areas to be processed among the plurality of areas 102 for every unit time, and reads an update request of which the input is accepted by an update request acceptance unit 107 from a reception buffer 106.
更新要求処理部１０８は、単位時間ごとに、複数の領域１０２のうち、現在時刻に対応する領域１０２を処理対象領域として選択し、更新要求受付部１０７が入力を受け付けた更新要求を受信バッファ１０６から読み出す。 - 特許庁 - A power supply becoming the reference of a load circuit is constituted of a first inverter 1 and a buffer 2 having short-circuited input and output, and a hysteresis control circuit 5 regulates the amount of shift of first and second load circuits 3 and 4 based on the output from a differential amplifier 6 thus constituting hysteresis.
入出力を短絡した第１のインバータ１とバッファ２とにより負荷回路の基準となる電圧源を構成し、差動増幅器６の出力を基にヒステリシス制御回路５が第１の負荷回路３と第２の負荷回路４のシフト量を調整することによってヒステリシスを構成する。 - 特許庁 - CPU for controlling a display and VDP (Video Display Processor), in response to the operation of a start lever, develop and store material picture data of a character CH1 in an input buffer, execute a filtering process, and then transmits pixels of an alpha reference value or more alone as display object pixels.
表示制御用ＣＰＵ及びＶＤＰは、スタートレバーの操作に応答して、キャラクタＣＨ１の素材画像データを入力バッファに展開記憶してフィルタリング処理を施した後、アルファ参照値以上の画素のみを表示対象画素としてフレームバッファに転送する。 - 特許庁 - The semiconductor device is provided with a reversed amplifier 160 which is arranged in parallel to the vibrator and formed by using an insulated gate transistor, a buffer circuit 180 for transmitting a signal output from the reversed amplifier to the other circuit, and a transmission gate 170A which is arranged between the output terminal of the reversed amplifier and the input terminal of the buffer circuit and formed by using an insulated gate transistor.
半導体装置は、振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器１６０と、絶縁ゲート型のトランジスタを用いて形成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器の出力端子とバッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲート１７０Ａと、を備える。 - 特許庁 - The image decoder 250 is provided with an image decoding means 209 that decodes a coded input image entered from a data input terminal IN, an electronic watermark detection means 214 that detects an electronic watermark from the decoded image, a noise superimposing means 214 that superimposes a noise on the decoded image, and an output image buffer 210 that temporarily stores an output image on which the noise is superimposed.
画像復号化装置２５０は，データ入力端子ＩＮ２から入力された符号化された入力画像を復号する画像復号化手段２０９と，復号画像から電子透かしを検出する電子透かし検出手段２１３と，復号画像にノイズを重畳するノイズ重畳手段２１４と，ノイズを重畳した出力画像を一時保存する出力画像バッファ２１０とを有する構成を特徴としている。 - 特許庁 - If the switching instruction of an input video signal is given when video based on a video signal "Television" retained in a first frame buffer 50a is being displayed, the next video signal "Video 1" is retained in a second frame buffer 50b in advance.
第１のフレ−ムバッファ５０ａに保持されている映像信号「テレビ」に基づく映像が表示されているときに、入力映像信号の切替指示があったときの次の映像信号である「ビデオ１」が予め第２のフレ−ムバッファ５０ｂに保持されており、入力映像信号の切替指示があったときには、ディスプレイ７０に対して映像信号を供給するフレ−ムバッファを、第１のフレ−ムバッファ５０ａから第２のフレ−ムバッファ５０ｂに切り替えるだけで入力映像信号の切り替えが行われる。 - 特許庁 - To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.
ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁 - To provide a clock supply control system capable of easily and automatically designing a gated clock, with which the characteristics of minimizing a clock skew and suppressing increase in the signal delay of an enable signal are satisfied, in a short time in gated clock design under the control of a multi- input/multi-stage enable buffer.
多入力・多段のイネーブルバッファで制御されたゲーテッドクロック設計において、クロックスキューの最小化及びイネーブル信号の信号遅延増加を抑制するという特性を満たすゲーテッドクロック設計を容易且つ短時間で自動的に行うことができるクロック供給制御方式を提供すること。 - 特許庁
- 特許庁
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