「interface chip」を含む例文一覧(314)
＜前へ 1 2 3 4 5 6 7 次へ＞- Output timing is adjusted at the side of each core chip, thereby eliminating the need for providing latch timing control circuits or the like equivalent to the number of core chips on the side of the interface chip.
しかも、出力タイミングの調整を夫々のコアチップ側で行っていることから、インターフェースチップ側にコアチップの枚数分のラッチタイミング制御回路などを設ける必要もない。 - 特許庁 - To provide a dual interface IC card in which an external connection terminal and an IC chip are separate and which provides high reliability for wiring that connects the external connection terminal to the IC chip.
外部接続端子とＩＣチップとを別体とし、且つ外部接続端子とＩＣチップとを接続する配線に対する信頼性が高いデュアルインターフェースＩＣカードを提供する。 - 特許庁 - In this case, the underfill resin is extended from the wiring layer side to the semiconductor chip side so as to cover the interface between the semiconductor chip and wiring layer.
この場合、前記アンダーフィル樹脂は、前記半導体チップと前記配線層との界面を被覆するようにして、前記配線層側から前記半導体チップ側に向けて延在させる。 - 特許庁 - One interface chip IF is electrically connected with a plurality of core chips CC0 to CC7 via the plurality of through-electrodes.
１つのインターフェースチップＩＦと複数のコアチップＣＣ０〜ＣＣ７は複数の貫通電極により電気的に接続されている。 - 特許庁 - To provide a connector/digital serial bus interface device, a controller for a display device having it, and an integrated circuit chip.
コネクター/デジタル直列バス・インターフェース装置及びこれを具備する表示装置の制御装置及び集積回路チップを提供する。 - 特許庁 - To obtain a constitution bus interconnecting protocol which provides constitution interface to a memory map register over the whole digital signal processor chip.
デジタル信号プロセッサチップ全体にわたってメモリマップレジスタへの構成インターフェイスを提供する構成バス相互接続プロトコルを得る。 - 特許庁 - The semiconductor memories 101-108 each perform data input/output with the interface chip 110 in read/write operation.
また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。 - 特許庁 - In this semiconductor data processor, a semiconductor chip is provided with a central processing unit 3, an interface controller 15 and a bus controller 9.
半導体データ処理装置は、半導体チップに、中央処理装置（３）と、インタフェースコントローラ（１５）と、バスコントローラ（９）とを有する。 - 特許庁 - To provide a semiconductor memory device comprising a plurality of core chips and an interface chip, which allows reduction in the minimum issue interval for the refresh command.
複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュコマンドの最短発行間隔を短縮する。 - 特許庁 - The interface chip 3 is provided with a protection circuit whose electrostatic breakdown strength and latch-up resistance is large, an analog circuit, and a level shift circuit.
上記インタフェースチップ３は、静電耐圧およびラッチアップ耐量の大きい保護回路と、アナログ回路と、レベルシフト回路とを備える。 - 特許庁 - The thin-film chip is manufactured by aggregating the gold nanorod on a liquid-liquid interface and transferring it to the substrate b surface.
この薄膜チップは液−液界面に金ナノロッドを凝集させ、これを基板表面に移し取ることにより作製される。 - 特許庁 - Further, a power scalable video apparatus, an integrated circuit chip for the video decoding system and a graphical user interface are also provided.
さらに、パワースケーリング可能なビデオ装置、ビデオ復号化システム用の集積回路チップ、及びグラフィカルユーザインタフェースも提供する。 - 特許庁 - To provide a hybrid hermetic interface chip from which a signal lead lines can be led out without influences such as leakage or an electric short circuit.
リーク、電気ショートなどの影響なしに信号リードを引き出すことのできるハイブリッド密封インターフェース・チップを提供する。 - 特許庁 - To provide a one chip microcomputer in corporated with an interface for an external serial memory in which the number of terminals is reduced.
外部のシリアルメモリのインターフェースを内蔵した１チップマイクロコンピュータであって、端子数を削減したマイクロコンピュータを提供する。 - 特許庁 - To provide a mounting circuit board in which the residual of voids in a flip-chip bonding interface is suppressed, and also to provide a semiconductor device.
フリップチップ接合界面におけるボイドの残留を抑制した実装回路基板及び半導体装置を提供する。 - 特許庁 - A built-in flash memory 14 and an ATA controller part 2 are integrated on a chip, and a controller connecting interface 20 is further mounted thereon.
内蔵フラッシュメモリ１４とＡＴＡコントローラ部２とをワンチップに集積し、さらに、コントローラ接続インターフェース２０を搭載する。 - 特許庁 - An incorporated flash memory 14 and an ATA controller part 2 are integrated in one chip, and a controller connecting interface 20 is loaded.
内蔵フラッシュメモリ１４とＡＴＡコントローラ部２とをワンチップに集積し、さらに、コントローラ接続インターフェース２０を搭載する。 - 特許庁 - In a system where a receiving side has a command interface which shifts an inter-chip interface to a power saving state, when data transfer is completed, a command to shift a receiving-side interface to a low power consumption state is transmitted in the data transfer completion.
受信側がチップ間インターフェースを省電力状態に移行させるコマンドインターフェースを持つシステムで、データ転送完了時に受信側インターフェースを低消費電力状態に移行させるコマンドをデータ転送完了時に送信する。 - 特許庁 - A protocol conversion system incorporated in a certain chip generates various environmental register values by which the resources of the slave chip including the protocol conversion system can be utilized from the inherent interface signal of an external master chip and various control signals for controlling addresses for accessing the resources of the slave chip and the bus of the slave chip.
ある一チップにプロトコル変換システムが内蔵され、前記プロトコル変換システムは外部マスタチップの固有インタフェース信号からプロトコル変換システムが内蔵されたスレイブチップの資源を利用することができる各種の環境レジスタ値、スレイブチップの資源にアクセスするためのアドレス及びスレイブチップのバス制御のための各種の制御信号を生成する。 - 特許庁 - In the interface chip IF, the number of bits of unit external data to be input and output at the same time with the outside is variable, and chip selection information SEL for comparing the chip identification information LID is variable according to the number of bits of unit external data.
インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。 - 特許庁 - A semiconductor package 200 is provided which prevents degradation in performance of a chip 120, such as a CPU chip, which is caused by a hot spot generated during operation, and an interface between the chip 120, a TIM156, and a lid 140 absorbs a thermo-mechanical stress.
ＣＰＵチップのようなチップ１２０の駆動中に発生するホットスポットよる性能低下を防止し、チップ１２０、ＴＩＭ１５６、蓋体１４０の間のインタフェースに熱的機械的ストレスを吸収する半導体パッケージ２００を提供する。 - 特許庁 - The first connecting interface is used for connecting a first host device, the second connecting interface is used for connecting a second host device or a slave device, and the control chip connects to the first connecting interface and the second connecting interface, and further includes a bridge transmission path and a bypass transmission path.
前記第一接続インターフェースは、第一ホスト装置を接続するためのもので、前記第二接続インターフェースは、第二ホスト装置或いはクライアント装置を接続するためのもので、前記コントロールチップは、前記第一接続インターフェースと前記第二接続インターフェースに接続し、且つブリッジ伝送経路とバイパス伝送経路を有する。 - 特許庁 - A system-on-a-chip 40 includes support for a standard external interface, such as a Universal Serial Bus (USB) or IEEE 1394 interface, to which a host system such as flash memory test equipment can connect.
システム・オン・チップ４０は、フラッシュメモリテスト装置などのホストシステムを接続することのできる、ユニバーサルシリアルバス（ＵＳＢ）やＩＥＥＥ１３９４インターフェースなどの標準外部インターフェースのサポートを含む。 - 特許庁 - To secure the interchangeability of a semiconductor memory composed of a plurality of core chips and an interface chip with a conventional semiconductor memory.
複数のコアチップとインターフェースチップからなる半導体記憶装置において、従来の半導体記憶装置との互換性を確保する。 - 特許庁 - Each required chip is connected mutually through an interface 14, to thereby exchange data mutually in the different frequency bands.
さらに、所要のＩＣチップどおしはインターフェース１４を介して相互に接続され、異なる周波数帯におけるデータを相互に交換する。 - 特許庁 - An interface assembly (20) for testing a semiconductor wafer prior to the execution of a flip chip bumping process and its method are provided.
フリップ・チップ・バンピング・プロセスの実行に先立って半導体ウェハを試験するためのインタフェース・アセンブリ（２０）および方法が提供される。 - 特許庁 - To provide a semiconductor memory device composed of multiple core chips and an interface chip, which can ensure compatibility with a conventional semiconductor memory device.
複数のコアチップとインターフェースチップからなる半導体記憶装置において、従来の半導体記憶装置との互換性を確保する。 - 特許庁 - To provide a PCI adapter card which has high extensibility at a low cost and can utilize an LSI containing a PCI interface or a chip set.
ＰＣＩインタフェースを内蔵するＬＳＩやチップセットを活用できる低コストで拡張性の高いＰＣＩアダブタカードを提供する。 - 特許庁 - A first integrated circuit chip 10 has a USB interface circuit 11, a compression decoder 12, a CPU 13, and a mask ROM 14.
第１の集積回路チップ１０は、ＵＳＢインターフェース回路１１、圧縮デコーダ１２、ＣＰＵ１３、マスクＲＯＭ１４を持っている。 - 特許庁 - To provide a system and a method for automatic failure testing of macro-interface having a logical block and a logic gate in a chip which uses an at-speed logic built in self test circuit inside the chip.
チップの内部にあるアットスピードの論理ＢＩＳＴ回路を用いた、論理ブロックおよびチップ内の論理ゲートを持つマクロのインタフェースの自動的な故障テストのためのシステムおよび方法を提供する。 - 特許庁 - To provide a method and a device to arrange a flat adaptable interface between a semiconductor chip and a supporting construction material to cope with the inconsistency of a thermal expansion coefficient between the semiconductor chip and the supporting construction material.
半導体チップとその支持構造体との熱膨張係数の不整合に対処するための半導体チップと支持構造体との間に平坦な順応性インターフェースを配設する方法および装置。 - 特許庁 - The semiconductor device includes an interface chip IF which outputs a bank address BA and an active signal ACT0, and core chips CC0-CC7 which are stacked on the interface chip IF, and become active independently on receiving bank address signals BA and active signal ACT0 corresponding thereto.
バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。 - 特許庁 - This single chip computer device is provided with a chip housing 10 and a connection contacting means on the housing 10, and further, a work memory 12, a program memory 13, at least one device interface 15 and at least one bus and/or data network interface 14 are provided in the housing 10.
単一チップコンピュータ装置は、チップハウジング１０、及び該ハウジング上に接続接触手段を備え、さらに前記ハウジング１０中に、作業メモリ１２、プログラムメモリ１３、少なくとも１つの機器インターフェース１５、そして少なくとも１つのバス及び／又はデータネットワークインターフェース１４を備える。 - 特許庁 - To provide a method of manufacturing a semiconductor package by which peeling on the interface between a first semiconductor chip and a die bonding agent can be suppressed.
第１の半導体チップとダイボンド剤との界面での剥離を抑制することができる半導体パッケージの製造方法を提供する。 - 特許庁 - When the chip select signal is not set as "1", a writing instruction is prevented from being transmitted from the interface control IC.
チップセレクト信号が「１」に設定されていなければ、インターフェースコントロールＩＣからＥＥＰＲＯＭに書き込み命令が発信されないようにする。 - 特許庁 - Signals inputted/outputted to/from the semiconductor chips 3-6 are all inputted/outputted via the interface circuit 7 of the semiconductor chip 3.
半導体チップ３〜６に入出力される信号は、すべて半導体チップ３のインタフェース回路７を介して入出力されることになる。 - 特許庁 - To provide a flip-chip light emitting diode high in adhesion force between an electrode and a protection film to suppress peeling on an interface between them.
電極と保護膜との密着力が高く、これらの界面での剥離を抑制することが可能なフリップチップ型発光ダイオードを提供する。 - 特許庁 - To provide a network on chip (NOC) that includes integrated processor (IP) blocks, routers, memory communications controllers, and network interface controllers.
統合プロセッサ（ＩＰ）・ブロック、ルータ、メモリ通信制御装置およびネットワーク・インターフェース制御装置を含むネットワーク・オン・チップ（ＮＯＣ）を提供すること。 - 特許庁 - The memory elements are disposed on a multilayer array in an interface region at cross points between the side face of the conductive stripe chip on the stack and the conductive lines.
記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 - 特許庁 - The interface chip 120 is provided with a chip selection signal generating circuit, capable of individually activating the plurality of memory chips 110-113, on the basis of address signals supplied via the terminal CA and chip selection signals supplied via the terminal CS.
インターフェースチップ１２０は、端子ＣＡを介して供給されるアドレス信号及び端子ＣＳを介して供給されるチップ選択信号に基づいて、複数のメモリチップ１１０〜１１３を個別に活性化可能なチップ選択信号発生回路を有している。 - 特許庁 - To provide an output interface circuit with which a fast and stable interface operation can be realized even when an external power supply voltage changes from, e.g. 5 V to 3.3 V or 2 V, without the need for extending the size of a chip.
チップサイズを拡大せずに、外部電源電圧が例えば５Ｖから３．３Ｖあるいは２Ｖまで変化しても高速且つ安定したインターフェース動作を実現できる出力インターフェース回路を提供する。 - 特許庁 - Even if peeling which is not serious enough to break the signal terminal of the semiconductor chip 2 occurs to the interface between the sealing resin 6 and circuit board 3, the test wiring line 8 disposed at an outer edge of the interface is broken.
封止樹脂６−回路基板３間の界面において、半導体チップ２の信号端子を断線しない程度の剥離が発生した場合でも、前記界面の外縁に位置するテスト配線８は断線する。 - 特許庁 - For measuring the electron injection energy barrier on the interface between metal and organic matter, a ballistic electron 5 is knocked from a chip 1 for supplying a tunnel electron to the interface 3 between metal and organic matter through a metal electrode 2 with an extremely thin film.
金属・有機物界面の電子注入エネルギーバリアを測定するにあたり、トンネル電子供給用のチップ１から極薄膜の金属電極２を介し、金属・有機物界面３に弾道電子５を打ち込む。 - 特許庁 - In an output switch interface unit 7, the cell data separated by the input switch interface unit 5 are assembled to the original packet data by using the writing command signal from outside and the chip select to generate an output to an output buffer unit 8.
出力スイッチインタフェース部７は外部からの書込み指示信号とチップセレクトとによって入力スイッチインタフェース部５にて分割されたセルデータを元のパケットデータに組立てて出力バッファ部８に出力する。 - 特許庁 - To provide a semiconductor device for preventing separation or the like in an interface by efficiently reinforcing the interface between an end face of a semiconductor chip and a fillet against thermal stress generated by the warpage at low and high temperatures.
低温時や高温時の反りによる熱応力に対して半導体チップの端面部とフィレットとの界面を効率的に補強し、この界面での剥離等を防止することが可能な半導体装置を提供する。 - 特許庁 - To provide an interface circuit which sends and receives data by following a simple procedure and has a small number of pins of a control signal line, with respect to an interface circuit for the host processor of an LSI having plural arithmetic units on one chip.
複数の演算ユニットを１つのチップに搭載するＬＳＩのホストプロセッサとのインターフェース回路において、簡単な手順でデータのやりとりを行い、制御信号線のピン数の少ないインターフェース回路の提供。 - 特許庁 - An IC card 10 mounted to a cellphone terminal 11 provided with a non-contact communication chip 21 has a contact interface 55 and a non-contact interface 56 for communicating with the cellphone terminal 11.
非接触通信チップ２１を具備した携帯電話端末１１に装着されるＩＣカード１０は、携帯電話端末１１と通信を行うための接触インターフェース５５と非接触インターフェース５６とを有する。 - 特許庁 - This storage device freely attachable/detachable to/from an information processor is provided with the IC chip, a first control part extracting a control command for the IC chip included in the control command for the storage device from the information processor; and a second control part performing interface change in compliance with the IC chip to the control command for the IC chip for giving it to the IC chip.
情報処理装置に対して着脱自在な記憶装置であって、ＩＣチップと、情報処理装置からの記憶装置に対する制御コマンドに含まれているＩＣチップ用の制御コマンドを抽出する第１制御部と、ＩＣチップ用の制御コマンドに対してＩＣチップに応じたインタフェース変換を行い、ＩＣチップに与える第２制御部とを備える。 - 特許庁 - To provide a data processor capable of reducing the scale of circuitry for USB interface control required when a plurality of USB devices are integrated on chip.
複数のＵＳＢデバイスをオンチップしたとき必要なＵＳＢインタフェース制御のための回路規模を縮小することができるデータプロセッサを提供する。 - 特許庁 - The semiconductor memories 101-108 each take in a command address signal synchronized with the supplied clock from the interface chip 110, and each perform operation corresponding to a command.
半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。 - 特許庁
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