「interlayer」を含む例文一覧(6425)
＜前へ 1 2 .... 70 71 72 73 74 75 76 77 78 .... 128 129 次へ＞- Since the the second scanning electrode 20 is separated from the signal electrode by the interlayer insulating film 19 and the retaining capacitance part 22 is formed by forming the second insulating film 21 other than the the interlayer insulating film 19 between the pixel electrode and the second scanning electrode, occurrece of parasitic capacitance at the intersection part of the second scanning electrode 20 and the signal electrode is suppressed.
第２走査電極２０は信号電極と層間絶縁膜１９により分離され、この層間絶縁膜１９とは別の第２絶縁膜２１を画素電極と第２走査電極の間に形成して保持容量部２２が構成されるので、第２走査電極２０と信号電極との交差部で寄生容量が発生するのが抑制される。 - 特許庁 - In a laminated board with interlayer circuit formed by combining a forming material of an interlayer circuit and a prepreg for heat-molding, the prepreg is formed by impregnating glass woven fabric matrix with varnish wherein black system coloring agent is compounded by 0.1-20.0 pts.wt. to 100 pts.wt. of resin solid component, and drying it.
内層回路形成材とプリプレグを組み合わせ、加熱成形してなる内層回路入り積層板において、前記のプリプレグが、樹脂固形成分１００重量部に対して、黒色系着色剤を０．１〜２０．０重量部配合したワニスにガラス織布基材を含浸乾燥してなるプリプレグであることを特徴とする内層回路入り積層板。 - 特許庁 - In a semiconductor device, lower-layer wiring 102 is formed in an insulating film 101 on the semiconductor substrate, upper-layer wiring 112 is formed in the interlayer insulating film 104 on the insulating film 101, and the lower-layer wiring 102 and upper-layer wiring 112 are connected through a via plug 111 formed in the interlayer insulating film 104.
半導体装置では、下層配線１０２が半導体基板上の絶縁膜１０１内に形成され、上層配線１１２が絶縁膜１０１の上の層間絶縁膜１０４内に形成され、下層配線１０２と上層配線１１２とは層間絶縁膜１０４内に形成されたビアプラグ１１１を介して接続されている。 - 特許庁 - The process for fabricating a semiconductor device comprises steps of: forming a silicon carbide film 31 on the back of a semiconductor substrate 1 and forming a transistor on the surface thereof; forming an interlayer insulating film 12 on the semiconductor substrate 1 and the transistor; and burying a Cu interconnection 13 in the interlayer insulating film 12.
本発明に係る半導体装置の製造方法は、半導体基板１の裏面に炭化シリコン膜３１を形成し、かつ半導体基板１の表面にトランジスタを形成する工程と、半導体基板１上及びトランジスタ上に層間絶縁膜１２を形成する工程と、層間絶縁膜１２にＣｕ配線１３を埋め込む工程とを具備する。 - 特許庁 - Since the interlayer dielectric being formed with a groove for forming an interconnect and a contact hole having a relatively high aspect ratio for the groove has a multilayer structure composed of a porous low permittivity material and a nonporous low permittivity material, diffusion of the barrier metal into the interlayer dielectric being formed with the contact hole is reduced.
本発明によれば、配線が形成される溝と、溝に対して比較的アスペクト比が高い接続孔とが形成される層間絶縁膜を多孔質な低誘電率材料と非多孔質を有する低誘電率材料とからなる多層構造とすることにより、接続孔が形成される絶縁膜にバリアメタルが拡散することを低減することができる。 - 特許庁 - To provide a manufacturing method of a semiconductor device which realizes excellent electrical connection of a wiring layer, by preventing generation of imperfect burying which is to be caused by gas discharge from an interlayer insulating film, when conductor is buried in a connecting hole opened on the interlayer insulating film containing a low permittivity film and a plug layer is formed.
本発明は、低誘電率膜を含む層間絶縁膜に開口した接続孔に導電体を埋め込んでプラグ層を形成する際に、層間絶縁膜からのガス放出に起因する埋め込み不良の発生を防止して、配線層の良好な電気的な接続を実現する半導体装置の製造方法を提供することを目的とする。 - 特許庁 - Each circuit layer in the multilayer semiconductor stack includes an interlayer interface region that is disposed at substantially the same location such that, when the semiconductor dies 12 upon which circuit layers are disposed are arranged together in a stack, conductors disposed within each semiconductor die are aligned with one another to provide an interlayer bus 16 that is oriented vertically with respect to the individual circuit layers.
回路層が配置されている半導体ダイ１２がスタック内で互いに配置されたときに、各半導体ダイ内に配置されている個々の回路層に関して垂直方向に配向された導電体の層間バス１６を与えるように互いの位置が一致するようにするために、ほぼ同じ位置に配置された層間インターフェース領域を含む。 - 特許庁 - Further, a dummy plug 40 which does not contribute to electric conduction of the FeRAM is provided in a circumference of the ferroelectric capacitor 4 so as to reduce the volume of a second interlayer dielectric 12 in comparison with the case that the dummy plug 40 is not provided, thereby suppressing deterioration of the ferroelectric capacitor 4 due to moisture contained in the second interlayer dielectric 12.
さらに、強誘電体キャパシタ４の周辺に、ＦｅＲＡＭの電気伝導には寄与しないダミープラグ４０を設けることにより、ダミープラグ４０を設けなかった場合に比べて第２層間絶縁膜１２の体積を減らし、第２層間絶縁膜１２に含まれる水分に起因した強誘電体キャパシタ４の劣化を抑える。 - 特許庁 - The substrate device comprises an underlayer film formed on a substrate and having a first planar pattern with an edge part, an interlayer film formed on the underlayer film and the substrate in such a manner as to cover the edge part of the underlayer film and having an inclined part that inclines in accordance with one edge side at the edge part of the underlayer film, and an upperlayer film formed on the interlayer film.
基板装置は、基板上に形成され、端部を有する第１平面パターンを持つ下層膜と、該下層膜及び基板上に下層膜の端部を覆うように形成され、下層膜の端部における一つの端面に対応して傾斜する傾斜部を有する層間膜と、該層間膜上に形成される上層膜とを備える。 - 特許庁 - A sixth main conductor part 7f of width W' wound in a coil shape is formed on a surface of a seventh interlayer insulating layer 5g, and a lead-out conductor part 9a of width W larger than the width W' of the sixth main conductor part 7f is formed at one end part of the seventh interlayer insulating layer 5g.
第７の層間絶縁層５ｇの表面にはコイル状に巻回された幅寸法Ｗ′の第６の主導体部７ｆが形成されると共に、該第７の層間絶縁層５ｇの一端部には第６の主導体部７ｆの幅寸法Ｗ′よりも大きな幅寸法Ｗを有する引出導体部９ａが形成されている。 - 特許庁 - Since the SiO films 14, 16 formed thus do not substantially contain nitrogen; the SiO films 14, 16 suppress transmissions of ammonia gas, nitrogen gas or the like, when an antireflection film 18 of a silicon nitride film or the like is formed, and the SiO films 14, 16 suppress the occlusion of an alkali originating from nitrogen to the first interlayer insulating film 13 and the second interlayer insulating film 15.
このようにして形成されたＳｉＯ膜１４，１６は、実質的に窒素を含まないため、シリコン窒化膜等の反射防止膜１８を形成する際にアンモニアガスや窒素ガス等の透過を抑制し、第１層間絶縁層１３および第２層間絶縁層１５に窒素に由来する塩基性物質の吸蔵を抑制する。 - 特許庁 - The method includes the steps of: forming transistors TR_1-TR_3 on a silicon substrate 30, ;forming interlayer insulating films 45 and 55 above the silicon substrate 30 and the transistors TR_1-TR_3; and planarizing the portions of the interlayer insulating films 45 and 55 which have not been planarized by selectively carrying out chemimechanical polishing.
シリコン基板３０の上にトランジスタTR_1〜TR_3を形成する工程と、シリコン基板３０とトランジスタTR_1〜TR_3の上方に層間絶縁膜４５、５５を形成する工程と、層間絶縁膜４５、５５のうち平坦化されていない部分を選択的に化学機械研磨して平坦化する工程とを有することを特徴とする半導体装置の製造方法による。 - 特許庁 - To enable an interlayer insulation film 25 to be embedded in a gaps between the interconnections 23 on a semiconductor substrate without damaging the insulation film 22 of its underlayer on the semiconductor substrate 21 by plasma ions, and without charging up the underlayer in a semiconductor fabricating method for forming the interlayer insulation film for filling the gaps between the interconnections 23.
配線２３の間を埋める層間絶縁膜を形成する半導体装置の製造方法において、半導体基板２１上に形成される配線の下地である絶縁膜２２をプラズマイオンでキズ付けたり、下地にチャ−ジアップさせたりすることなく半導体基板上の配線２３間の隙間に層間絶縁膜２５を埋め込むことができるようにする。 - 特許庁 - To provide a composition for film formation that gives a coating film of low relative permittivity and has high embedding properties into stepped semiconductor substrates as an interlayer insulation film in semiconductor elements, as an interlayer insulating film in semiconductor elements giving the film-forming composition of high embedding properties into stepped semiconductor substrates.
半導体素子などにおける層間絶縁膜材料として、低比誘電率の塗膜が得られ、かつ段差基板に対する埋め込み性の高い膜形成用組成物を得る半導体素子などにおける層間絶縁膜材料として、低比誘電率の塗膜が得られ、かつ段差基板に対する埋め込み性の高い膜形成用組成物に関する。 - 特許庁 - The metal wiring layer 6 includes a bonding pad portion 6a, which is disposed overlaying the semiconductor element portion 20 with the interlayer insulating film 5 interposed, and the interlayer insulating film 5 includes a polyimide film 5b with a flat upper surface disposed at least in a region right below the bonding pad portion 6a and a region right above the semiconductor element portion.
金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 - 特許庁 - To provide a structure of an interlayer connection hole, a method of manufacturing the interlayer connection holes and a printed wiring board which lowers the inductance of a connecting conductor composed of a leading line and a led line on a printed circuit board for processing signals at a high speed, thereby stabilizing operation of a signal processor circuit.
本発明は、高速な信号処理を行なうプリント回路板の誘導ラインおよび被誘導ラインからなる接続導体の層間接続穴の構造に関わり、接続導体のインダクタンス を低下させて信号処理回路の安定した動作をはかることができる層間接続穴の構造と層間接続穴の製造方法とプリント配線板とを提供する。 - 特許庁 - That is, an interlayer insulating film 16 of BPSG or the like is formed on all the surface, and when an Al wiring is formed on the interlayer insulating film 16, a level difference between an Al wiring 17A on a capacitor cell CAP and an Al wiring 17B on a P-channel MOS transistor MP1 and an N-channel MOS transistor MN1 can be lessened.
すなわち、ＢＰＳＧなどの層間絶縁膜１６を全面に形成し、層間絶縁膜１６上にＡｌ配線を形成すると、キャパシタ・セルＣＡＰ上のＡｌ配線１７ＡとＰチャネル型ＭＯＳトランジスタＭＰ１、Ｎチャネル型ＭＯＳトランジスタＭＮ１上のＡｌ配線１７Ｂとの間の段差を小さくすることができる。 - 特許庁 - In a liquid crystal device 100, a third interlayer insulating film 44 is formed between a drain electrode 6b and a pixel electrode 9a, and the drain electrode 6b is conducted to an end portion 9a0 of one side Y1 in a first direction Y of the pixel electrode 9a on a bottom portion 7d0 of a contact hole 7d in the third interlayer insulating film 44.
液晶装置１００において、ドレイン電極６ｂと画素電極９ａとの間には第３層間絶縁膜４４が形成されており、第３層間絶縁膜４４のコンタクトホール７ｄの底部７ｄ0でドレイン電極６ｂと画素電極９ａの第１方向Ｙの一方側Ｙ１の端部９ａ0とが導通している。 - 特許庁 - The semiconductor device comprises a semiconductor substrate 10, a memory element 12 formed on the semiconductor substrate 10, an interlayer insulating layer 26 formed at the upper part of the memory element 12, a light shielding layer 28 formed in overlap with the memory element 12 at the upper part of the interlayer insulating layer 26, and a reflection preventing layer 32 formed in the part lower than the light shielding layer 28.
半導体装置は、半導体基板１０と、半導体基板１０に形成されたメモリ素子１２と、メモリ素子１２の上方に形成された層間絶縁層２６と、層間絶縁層２６の上方に、メモリ素子１２とオーバーラップして形成された遮光層２８と、遮光層２８よりも下方に形成された反射防止層３２と、を含む。 - 特許庁 - The solid-state photographing device is characterized in that it is equipped with: a photographing region where pixels 60 composed of photoelectric conversion unit PDs and transistors Tr1 and Tr2 are arranged; and a multilayered interconnection 62 [621, 622, and 623] formed above the pixels 60 through an interlayer insulating film 61, and that the interlayer insulating film 61 has shading properties.
光電変換部ＰＤとトランジスタＴｒ１，Ｔｒ２で構成された複数の画素６０が配列された撮像領域と、複数の画素６０の上方に層間絶縁膜６１を介して形成された複数層の配線６２〔６２１、６２２、６２３〕を有し、層間絶縁膜６１が遮光性を有して成ることを特徴とする。 - 特許庁 - To provide a curable resin composition suitable as a material for an interlayer insulator for a multilayered printed wiring board which has a small thermal expansion coefficient, which is an important performance for the interlayer insulating material for the multilayered printed wiring board, and is excellent in thermal shock resistance, dimensional stability and adhesion to a copper-plated conductor (peeling strength from a copper-plated conductor).
多層プリント配線板層間絶縁材料として重要な性能である熱膨張係数が小さく，耐熱衝撃性および寸法安定性に優れ、かつ銅メッ導体との密着性（銅メッキとの剥離強度）に優れた、多層プリント配線板用の層間絶縁体用材料に好適な硬化性樹脂組成物を提供する。 - 特許庁 - To provide a resist pattern peeling method, wherein a good via hole pattern of an interlayer film is formed, if a resist pattern is required to be reformed as exposure error, etc., in a lithographic process takes place, by preventing such failures as peeling off of a resist pattern caused by the infiltration of a wet etchant due to decomposing of an interlayer film under O2 plasma.
リソグラフィー工程での露光ミスなどにより、再度レジストパターン形成を行う必要が生じた場合に、層間膜がＯ_2プラズマによって変質することによりウェットエッチング液がしみ込み、レジストパターンの剥がれが生じる等の不具合を防止し、良好な層間膜のビアホールパターンを形成することができるレジストパターン剥離方法の提供。 - 特許庁 - A trench 102 is formed in a beltlike region sandwiched by a pixel array belonging to an OPB region and an adjoining pixel array out of a laminate structure 90 consisting of an interlayer dielectric, and the like.
層間絶縁層等からなる積層構造体９０のうち、ＯＰＢ領域に属する画素列とその隣接画素列とに挟まれた帯状領域に、トレンチ１０２を形成する。 - 特許庁 - To provide an electric junction box and a structure of interlayer connection in multilayer wiring board wherein the weight thereof is reduced, heat radiation is facilitated, and man-hours for assembly is reduced to accomplish cost saving.
軽量化及び高放熱化が図れ、組立工数の削減によるコスト低減を図ることができる電気接続箱及び多層配線基板の層間接続構造を提供する。 - 特許庁 - To provide a method of manufacturing a semiconductor device which is improved in a product yield and also in a product reliability, by suppressing delamination of an interlayer insulating layer.
層間絶縁層の剥離を抑制し、製品の歩留まりが向上するとともに製品信頼性が向上した半導体装置を得ることができる製造方法を提供する。 - 特許庁 - To provide a method of manufacturing electronic component by which the connection reliability of columnar conductors making interlayer connections can be improved without making the accuracy of the conventional mask strict, and to provide an electronic component.
従来のマスクの精度を厳格にすることなく、層間接続をなす柱状導体の接続信頼性を向上させる電子部品の製造方法および、電子部品を提供する。 - 特許庁 - To provide a method of manufacturing multilayered printed wiring board by which the surface of an interlayer insulating resin layer can be flattened even when the conductor circuits of an internal layer have uneven surfaces.
内層の導体回路に表面凹凸が存在しても、層間樹脂絶縁層の表面を平坦化することのできる多層プリント配線板の製造方法を提案すること。 - 特許庁 - To provide a decorative material for a floor superior in an interlayer adhesive property, having hiding performance, and superior in productivity, without the problem of generating a toxic substance in combustion, and without the problem of separation and warping.
燃焼時の有害物質発生の問題がなく、剥離やそりの問題がなく、層間接着性に優れ、隠蔽性があり、生産性の優れた床用化粧材を提供する。 - 特許庁 - A film thickness of an interlayer insulation film at a part on a channel region is thicker than that of a surrounding area, and capacitance is created at this part between a capacitance electrode and a gate electrode facing each other.
チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 - 特許庁 - To provide metal wiring of a semiconductor device, which can prevent lifting of metal wiring due to a stress with an interlayer insulating film during a subsequent heat treatment, and a method of manufacturing the same.
金属配線が後続熱処理時、層間絶縁膜とのストレスによりリフティングされる現象を抑えられる半導体素子の金属配線及びその製造方法を提供すること。 - 特許庁 - If the lower-layer electrode 122, the insulating film 131 and the upper-layer electrode 143 within the short-included region 164 are removed, the interlayer short may be stably and reliably repaired.
短絡包含領域１６４内の下層電極１２２、絶縁膜１３１および上層電極１４３を除去するようにすれば、安定した確実な修正が可能となる。 - 特許庁 - An interlayer insulating film 29 is formed on the upper surface of a gate insulating film 22 including the electrostatic protection element 13, and contact holes 44, 45 and 46 are formed therein by photolithography.
そして、静電保護素子１３を含むゲート絶縁膜２２の上面に層間絶縁膜２９を形成した後に、フォトリソグラフィ法により、コンタクトホール４４、４５、４６を形成する。 - 特許庁 - There is formed an opening 25 with a planer size smaller than the frame-like member 9 in the gate-metal interlayer film 5 located inside the frame-like member 9 and insulating films 17, 23 thereon.
枠状部材９の内側に位置するゲート−メタル層間膜５及びその上の絶縁膜１７，２３に枠状部材９よりも小さい平面寸法で開口部２５が形成されている。 - 特許庁 - The conductive contact layer 11 contacts with the lower electrode 25 only at the bottom surface containing a corner where a bottom surface of the hole opening 20a in the second interlayer insulating layer 20 contacts with its wall surface.
導電性密着層１１は、第２の層間絶縁膜２０におけるホール開口部２０ａの底面と壁面とが接する隅部を含む該底面でのみ下部電極２５と接している。 - 特許庁 - To provide a capacitor in which no cracking nor peeling occurs in an adhesive and an interlayer insulating resin layer under a thermo cycle condition when the capacitor is housed or incorporated in a multilayered printed wiring board.
多層プリント配線板に収納または内蔵させた際に、ヒートサイクル条件下等で接着剤や層間樹脂絶縁層にクラックや剥離が発生しないコンデンサを提供する。 - 特許庁 - To obtain such a structure that a fuse can be burnt out with a laser blow without giving any damage to an interlayer insulating layer, a base layer, or adjacent fuses with respect to a semiconductor device and a method for manufacturing the device.
半導体装置およびその製造方法に関し、層間絶縁層、下地層または隣接する他のヒューズにダメージを与えることなく、レーザブローでヒューズを溶断できる構造を得る。 - 特許庁 - After the photoresist pattern 6 is removed, an interlayer insulation film is formed, and then, by subjecting it to dry-etching with the P-SiN 15 as an etching stopper, a through-hole(TH) to the aluminum wring layer 4b is formed.
フォトレジストパターン６を除去した後、層間絶縁膜を形成し、Ｐ−ＳｉＮ１５をエッチングストッパーとして、ドライエッチングすることによりアルミ配線層４ｂへのＴＨを形成する。 - 特許庁 - An interlayer insulating film 17 composed of a BPSG film, etc., is formed on the whole surface of the substrate 11, and a contact hole C3 is formed in an area including the area above the embedded conductive layer 16.
基板１１の全面にＢＰＳＧ膜等から成る層間絶縁膜１７が形成され、埋め込み導電層１６上を含む領域にコンタクトホールＣ３が形成されている。 - 特許庁 - This double-sided pressure-sensitive adhesive sheet 11 exhibits preferable adhesion characteristic and can be repeeled without causing interlayer destruction, so it is preferable for applications, e.g. fixing a member for recycling.
この両面粘着シート１１は、良好な粘着特性を示し、かつ層間破壊を起こさずに再剥離することができるので、例えばリサイクル用の部品を固定する用途に好適である。 - 特許庁 - To provide a hollow molding which is excellent in heat resistance, hot water resistance, chemical resistance, and alcohol-proof gasoline permeability and is balanced and excellent in appearance, interlayer adhesion, flexibility, conductivity, etc.
耐熱性、耐熱水性、耐薬品性、耐アルコールガソリン透過性に優れ、かつ成形品外観、層間の密着性、柔軟性、導電性などが均衡して優れる中空成形体を提供する。 - 特許庁 - To provide a substrate for mounting electronic parts, which has a socket-like structure part whose manufacture is simple and which is superior in reliability although it has structure without a gap in an interlayer connection part.
層間接続箇所に隙間のない構造であるにもかかわらず、製造が簡単でかつ信頼性にも優れたソケット様構造部を持つ電子部品搭載用基板を提供すること。 - 特許庁 - In such case, the protrusion 23 may be made of a topcoat provided on the reflective portion of a color filter substrate or made of an interlayer film provided in a reflective portion of a matrix substrate side.
この場合、突起部２３はカラーフィルタ基板の反射部に設けられたトップコートからなるものであっても、マトリクス基板側の反射部に設けられた層間膜からなるものであってもよい。 - 特許庁 - To provide a winding core free from interlayer cracks or separation crack of a laminate, capable of suppressing the distortion low, with little wind- loosening of a wire body as a result.
積層体の層間に割れや剥離クラックが発生せず、ひずみを低く抑えることができ、その結果線状体等の巻き緩み等もほとんど生じない巻き取り用芯を提供する。 - 特許庁 - To improve the heat-cycle resisting properties and a reliability on the mounting of an interlayer insulating layer without deteriorating heat-resistance properties, electrical insulating properties, heat-dissipating properties, the reliability on a connection, and a chemical stability.
耐熱性、電気絶縁性、放熱性、接続信頼性および化学的安定性を低下させることなく、層間絶縁層の耐ヒートサイクル性および実装信頼性を改善すること。 - 特許庁 - To provide a method of forming an interlayer insulating film which suppresses the hinderance of a polymerization reaction and has an excellent mechanical strength and a low permittivity, and to provide a precursor solution which is used in the method.
重合反応の阻害を抑制し、機械強度に優れ且つ低誘電率である層間絶縁膜を形成する方法、及び該方法に用いる前駆体溶液を提供する。 - 特許庁 - Further, in the interface between the rigid portion 802 and the flexible portion 801, the end surface of the base-material layer 300 retreats to the side of the rigid portion 802 relatively to the end surface of the interlayer bonding layer 200.
そして、リジッド部８０２とフレキシブル部８０１との境界において、層間接着層２００の端面に対して、基材層３００の端面が、リジッド部８０２側へ後退している。 - 特許庁 - A light shielding film 11 is provided, so arranged as to cover a gate electrode 3, on an interlayer dielectric 6 whereon a source wire 9, a drain wire 10, and a gate wire 12 are formed.
ソース配線９、ドレイン配線１０およびゲート配線１２が形成された層間絶縁膜６上にゲート電極３を覆うように配置された遮光膜１１を設ける。 - 特許庁 - Above the polysilicon resistors 12, on the other hand, a thin metallic plate 28 (second resistor biasing conductor) is disposed in parallel with the substrate 22 through an interlayer film 26 (insulator).
一方、複数のポリシリコン抵抗体１２の上方には、層間膜２６（絶縁体）を介して、金属薄板２８（第２の抵抗体バイアス用導体）が基板２２と平行に配置されている。 - 特許庁 - To inhibit stress migration of an Al interconnect line and degradation of a lens shape in an integrated circuit that forms a micro-lens array using a silicon nitride film that is an interlayer dielectric film for the Al interconnect line.
Ａｌ配線の層間絶縁膜であるシリコン窒化膜を用いてマイクロレンズアレイを形成する集積回路において、Ａｌ配線のストレスマイグレーション及びレンズ形状の崩れを防止する。 - 特許庁 - A part of a short-circuit electrode 35 for shunting a source region 13 and a base region 25 is positioned on the upper surface 53 of a gate electrode 17 through a first interlayer insulating film 31.
ソース領域１３とベース領域２５を短絡するショート電極３５の一部は、第１の層間絶縁膜３１を介してゲート電極１７の上面５３の上に位置している。 - 特許庁
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