「logic function」を含む例文一覧(424)
＜前へ 1 2 3 4 5 6 7 8 9 次へ＞- The logic circuit design device also generates a hardware source code for the prototype model of a top module which includes the register and the core function.
また、論理回路設計装置は、レジスタ部とコア機能部とを包含するトップモジュールの雛形とのそれぞれについて、ハードウェアソースコードを生成する。 - 特許庁 - To provide a reconfigurable logic circuit having dynamic reconfigurability as an additional function while having a further compact circuit area.
回路面積をさらに小型化しつつ、付加機能として動的再構成性を持たせることができる再構成可能な論理回路を提供する。 - 特許庁 - To obtain a printer in which a function concerning calculation of ink consumption is realized at high speed and low cost regardless of the wired logic of an ASIC, or the like.
プリンタにおいて、ＡＳＩＣ等のワイヤードロジックに依らずに、高速かつ低コストに、インク消費量の算出に関わる機能を実現する。 - 特許庁 - To provide a reconfiguration method for a circuit function and a programmable logic circuit device, that can continue processing for regions other than the reconfigured region, in the case of partially reconfiguring the circuit function in operation.
動作中に回路機能を部分的に再構成する際に、再構成領域以外では処理を継続することができる回路機能の再構成方法、及びプログラマブル論理回路装置を提供する。 - 特許庁 - The objective function is a function having, as its variable, the variable u (t) of the nonlinear physical model 18, the discrete optimum value solution u (t) obtained when the objective function is optimized is outputted just as it is as the sequence logic for the operation, and its solution is obtained speedily.
目的関数は、非線形物理モデル１８の変数ｕ（ｔ）を変数とする関数であり、目的関数を最適化した際の離散的最適値解ｕ（ｔ）はそのままが操作のシーケンスロジックとして出力され、この解は高速に得られる。 - 特許庁 - A chaos generating circuit 2 generates a chaos sequence by giving an initial value generated by the initial value generating circuit to a nonlinear map function and a logic circuit 4 applies a logic arithmetic processing to the chaos sequence and an original signal to encrypt the original signal.
カオス発生回路２は初期値発生回路で発生した初期値を非線形写像関数に与えてカオス数列を発生し、このカオス数列と原信号を論理回路４で演算することにより原信号を暗号化する。 - 特許庁 - To suppress an increase in circuit area in a semiconductor integrated circuit, and to each decrease the consumption electric power during scanning testing and during built-in self-testing of logic circuit (logic BIST), without affecting the function operating speed.
半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。 - 特許庁 - This semiconductor device is loaded with a logic chip 12 having a data processing function and a memory chip 13 for storing data processed or to be processed by the logic chip 12 together in one package 11 as the plurality of semiconductor chips.
この半導体装置は、１つのパッケージ１１内に、複数の半導体チップとして、データの処理機能を有するロジックチップ１２および該ロジックチップ１２が処理した、もしくは処理すべきデータを記憶するメモリチップ１３を混載している。 - 特許庁 - The pseudo-ground generating circuit is connected to the control-signal logic circuit to generate the pseudo-ground level higher than a zero volt and an intermediate output signal, as the function of the control signal generated by the control-signal logic circuit.
疑似グラウンド発生回路は、制御信号論理回路に結合されており、制御信号論理回路により生成された制御信号の関数として、ゼロボルトを上回る疑似グラウンドと、中間出力信号とを発生する。 - 特許庁 - To provide a technology for efficiently determining the order of setting circuit information on a programmable logic circuit, with respect to an image processor for switching circuit configurations of the programmable logic circuit in order to achieve an image processing function.
画像処理機能を実現するためにプログラマブル論理回路の回路構成を切り替える画像処理装置に関し、プログラマブル論理回路に対する回路情報の設定順序を効率的に決定することが可能な技術を提案する。 - 特許庁 - By providing them inside one logic simulation environment, the occurrence of the parity error can be controlled on a program during simulation execution fully using an address to the hard macro (memory) logic-simulating function model from a CPU core.
これらを一つの論理シミュレーション環境内に設けることで、ＣＰＵコアからハードマクロ（メモリ）論理シミュレーション用機能モデルへのアドレスをフルに利用したシミュレーション実行中にパリティエラーの発生をプログラム上でコントロールできる。 - 特許庁 - The extension substrate is equipped with an extension-side connector 14 which is connected to the extension connector 9, a programmable logic device 13, and a ROM 15 stored with a program for actualizing the special function added to the programmable logic device 13.
増設基板は、増設コネクタ９に接続する増設側コネクタ１４と、プログラマブル・ロジック・デバイス１３と、プログラマブル・ロジック・デバイス１３に上記追加の特殊機能を実現させるためのプログラムが格納されたＲＯＭ１５とを備える。 - 特許庁 - To identify the digital circuits for every IDT(integrated digital terminal) by securing a function to attain the cross connection between plural digital circuits which are connected to plural IDTs and plural digital logic circuits which identify the digital circuits for every IDT.
デジタルループキャリア（ＤＬＣ）システムにで、複数の集積デジタル端末（ＩＤＴ）を接続できる遠隔デジタル端末（ＲＤＴ）を提供する。 - 特許庁 - To provide a variable delay circuit that can conduct a function test of a selector even when a delay by a logic gate is small without increasing number of components of the circuit.
使用素子数を増大させることなく、論理ゲートの遅延が小さい場合でもセレクタの機能試験が行えるようにした可変遅延回路を提供する。 - 特許庁 - This semiconductor device is provided with first and second functional cells 3a and 3b which realize the same logic circuit function and are different from each other in electrical property.
半導体装置は、同一の論理回路機能を実現し、互いに電気的特性の異なる第１および第２の機能セル３ａ、３ｂを備える。 - 特許庁 - To provide a circuit board and a board function managing method capable of easily grasping attitude information of a logic circuit in a FPGA or a CPLD.
ＦＰＧＡまたはＣＰＬＤ内の論理回路の属性情報を容易に把握できるようにする回路基板および基板機能管理方法を提供する。 - 特許庁 - Consequently, a binary logic signal transmitted from a CPU 1 computing the function of a module 1 is outputted to the communication driver 12 as it is.
従って、モジュール１の機能を演算するＣＰＵ１から送信される２値論理信号が、そのまま通信ドライバ１２に出力されることとなる。 - 特許庁 - A fully differential phase and frequency detector utilizes a multi-function differential logic gate to implement a differential AND gate operation and provides a fully differential D-flip-flop.
完全差動位相周波数検出器は差動ANDゲート演算を実現するのに多機能差動論理ゲートを用い、完全差動Dフリップフロップを提供する。 - 特許庁 - To provide a cache memory in which tag information can be processed at high speed by using a column switch with a logic operation function and an access time is shortened.
論理演算機能付きカラムスイッチを用いることによって高速にタグ情報を処理でき、アクセス時間の短縮が図れるキャッシュメモリを提供する。 - 特許庁 - In the case no modified logic cell function is realized at step S7 or S9, the area for dummy cell search is expanded at step S10 and the same operation is repeated.
Ｓ７又はＳ9のステップにより修正論理セルの機能を実現出来ない場合には、ダミーセルの検索範囲を広げて（Ｓ１０）、同様の操作を繰り返す。 - 特許庁 - The function of the power saving state machine can be executed in an arbitrary connection of software and/or hardware logic according to the requirements of a system design.
省電力状態マシンの機能は、システム設計の要件に従ってソフトウェア及び（又は）ハードウェア・ロジックの任意の結合において実施可能である。 - 特許庁 - To quantify the verification loads of logic circuit function verification and to distribute arithmetic processing units according to the verification loads and verification time.
論理回路の機能検証のおける検証負荷の定量化および、該検証負荷および検証時間に応じた演算処理装置の配分を目的とする。 - 特許庁 - The visiting serve network executes a service logic program relayed by the service control function to directly control the provision of the service on request to the visited user.
来訪サーブ用ネットワークは、そのサービス制御機能で中継されたサービスロジックプログラムを実行し、来訪ユーザーへの要求サービスの提供を直接制御する。 - 特許庁 - Such a cell block shows the position on a chip die supporting suitable functional ability such as arithmetic, logic function, decoder and input/ output.
これらのセルブロックは、算術および論理関数、デコータ゛、入力／出力などのような適切な機能性能力をサポートしているチップダイ上の位置である。 - 特許庁 - Circuit data 11 of a logic simulator section 14 is made to include a functional description of the mega cell and a description of a function of showing whether the mega cell lies in a standby state.
論理シミュレータ部１４の回路データ１１に、メガセルの機能記述と共にメガセルがスタンバイ状態か否かを知らせるための関数の記述を含める。 - 特許庁 - This address converting mechanism is provided with an address conversion buffer having the lock function of an entry and a control logic for controlling the operation of the address conversion buffer.
そのアドレス変換機構は、エントリのロック機能を有するアドレス変換バッファと、該アドレス変換バッファの動作を制御する制御論理と、を備える。 - 特許庁 - RECONFIGURABLE CIRCUIT, PROCESSING DEVICE HAVING RECONFIGURABLE CIRCUIT, FUNCTION DETERMINATION METHOD OF LOGIC CIRCUIT IN RECONFIGURABLE CIRCUIT, CIRCUIT GENERATION METHOD AND CIRCUIT
リコンフィギュラブル回路、リコンフィギュラブル回路を備えた処理装置、リコンフィギュラブル回路における論理回路の機能決定方法、回路生成方法および回路 - 特許庁 - A method includes a step for generating one or more of tag logic elements (TLE) in a various positions within a page of an advanced function presentation (AFP) document.
方法は、高機能プレゼンテーション（ＡＦＰ）文書のページ内の様々な位置に１つ又はそれ以上のタグ論理エレメント（ＴＬＥ）を生成する段階を含む。 - 特許庁 - The instructions for the configuration function are stored in the memories, and the configuration data are transferred from the configuration memory to configuration points by means of the configurable logic array 15.
設定機能用の命令は、前記メモリに格納され、設定データは、設定可能ロジックアレイ１５で設定メモリから設定ポイントへ転送される。 - 特許庁 - A block area position of a function unit is determined (S21) with RTL floor plan information 1 and logic composition result circuits are initially grouped by cones (S22).
ＲＴＬフロアプラン情報１より機能単位のブロック領域位置の決定を行い（Ｓ２１）、論理合成結果回路のコーン単位の初期グループ化を行う（Ｓ２２）。 - 特許庁 - The process plant includes a process controller connected to a process control input/output device for performing a process control function, and a safety logic solver connected to a safety field device to communicate through a first communication bus, and the safety logic module system includes a computer readable memory storing in the safety logic module.
プロセスプラントに、プロセス制御機能を実行するプロセス制御入力／出力デバイスと、安全フィールドデバイスに接続されている安全ロジックソルバとに第一の通信バスを介して通信可能に接続されているプロセスコントローラを備え、安全ロジックモジュールシステムは、安全ロジックモジュールが格納されたコンピュータ読み取り可能メモリを備えている。 - 特許庁 - The two-wire/two-phase system logic circuit inverts a logic value input to an input connector with constant times through a predetermined logic function and delivers valid data to an output connector.
２線２相式論理回路は、全ての入力コネクタに無効データであるクリア（１，１）が入力される休止相から、全ての入力コネクタに有効データが入力される稼動相に遷移するときのみ、入力コネクタに入力された論理値を、所定の論理関数により一定回数だけ反転させて、出力コネクタに有効データを確定する。 - 特許庁 - The screen generation engine has, in addition to an item attribute/control function 1 as a function of automating screen display, an item check/relation check specification 2 as a function of managing input check specifications of display items, and an automatic computation specification 3 as a function of managing computational logic of items.
画面生成エンジンは、画面表示を自動化するための機能である項目属性・制御機能１に加え、表示項目の入力チェック仕様を管理するための機能である項目チェック・関連チェック仕様２と、項目の計算ロジックを管理するための機能である自動計算仕様３とを有している。 - 特許庁 - By rewriting the content of a programmable gate array in a sub routine of each process, the same function of a logic circuit of an exclusively necessary function is realized in a programmable gate array of a scale smaller than the scale for including the logic circuit for all the functions with respect to the printing, image reading, reading and writing operation for magnetic information in a multiple function printer, the material cost can be reduced.
多機能プリンタの印字やイメージリード、磁気情報の読み書き動作に対して、シーケンスに従い排他的に必要な機能の論理回路を各処理のサブルーチンの中でプログラマブルゲートアレイの中身を書換えることにより全ての機能の論理回路が入る規模より小さい規模のプログラマブルゲートアレイで同じ機能を実現し材料費を低減することができる。 - 特許庁 - A cause and effect function block, which can be easily integrated into a function block diagram programming environment in a process plant safety system to implement a cause and effect logic, includes a set of cause inputs and a set of effect outputs.
プラント安全システムの機能ブロックダイヤグラムプログラミング環境に容易に組み込んで、原因結果ロジックを実装するための原因結果機能ブロックは、原因入力の集合と結果出力の集合とを含んでいる。 - 特許庁 - To acquire information about variety, tissue, growth environment of a plant logically at a high speed using a fuzzy reference function utilizing fuzzy logic and a thinking function similar to that of a human utilizing a neural network.
ファジイ論理を利用した曖昧検索機能や、ニューラルネットワークを利用した人間類似の思考機能によって、高速かつ論理的に、植物の品種、組織、育成環境などに関する情報を取得する。 - 特許庁 - The logic development device 1 for microcomputer comprises a first block 2 having the function corresponding to a microcomputer core, a second block 3 having the function corresponding to a microcomputer resource, and a bus 12 for mutually connecting the first and second blocks.
マイコンのロジック開発装置１は、マイコンコアに相当する機能を具備する第１のブロック２と、マイコンリソースに相当する機能を有する第２のブロック３と、第１及び第２のブロックを接続するバス１２とを有する。 - 特許庁 - A magnification key is generated, the generated magnification key is set in an exclusive logic operation part and a nonlinear function part, an initial value is generated for mw bits and the initial value is set in respective exclusive logic operation parts arranged at a data input terminal.
拡大鍵を生成し、生成した拡大鍵を排他的論理演算部および非線形関数部にセットするとともに、初期値をｍｗビット分生成して、これをデータ入力端に配置されるそれぞれの排他的論理演算部にセットする。 - 特許庁 - In this semiconductor device incorporating a logic chip having the prescribed functions and a memory chip storing data in a common package, the logic chip and the memory chip are connected through terminals for memory access such as a control signal terminal, an address terminal, a data terminal, the logic chip has a logic circuit having the prescribed function and a memory chip test circuit performing an operation test of the memory chip.
本発明は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。 - 特許庁 - When the safety logic module is performed by the processor of the safety logic solver, a safety function is performed for one or multiple safety field devices to communicate with another safety logic module in another safety logic solver connected to the first communication bus through a second communication bus, and the process controller and the process control input/output device are communicated with each other through the first communication bus.
安全ロジックソルバのプロセッサで安全ロジックモジュールが実行されると、一または複数の前記安全フィールドデバイスに対して安全機能を実行し、前記第一の通信バスに接続されている他の安全ロジックソルバ内の他の安全ロジックモジュールに第二の通信バスを介して通信し、前記プロセスコントローラおよび前記プロセス制御入力／出力デバイスと前記第一の通信バスを介して通信する。 - 特許庁 - A set of input/output variables of a function block configuring a PLC control program is managed as an interface, and an instance having an interface type instead of the function block is used to permit the creation of the operation logic of the control program or the internal program of the function block.
ＰＬＣ制御プログラムを構成するファンクションブロックの入出力変数のセットをインタフェースとして管理し、ファンクションブロックの代わりに前記インタフェースを型としたインスタンスを用いて制御プログラム或いはファンクションブロックの内部プログラムの動作ロジックを作成することを許容する。 - 特許庁 - Furthermore, a prescribed logic channel is fixedly assigned to each image receiver and each image distribution device is provided with a function of distributing an image to each image receiver via an optional logic channel, and each of the image distribution devices 411-41n, transmits an image to designated image receivers 511-51m via a prescribed logic channel.
又、各画像受信装置に所定の論理チャネルを固定的に割当て、各画像配信装置に任意の論理チャネルを介して画像を画像受信装置に配信する機能を持たせ、画像配信指示に従って、各画像配信装置４１_1〜４１nは所定の論理チャネルを介して画像を指示された画像受信装置５１_1〜５１mに伝送する。 - 特許庁 - After a programmable setup, the logic block not only has the processing function of the common devices but also communicates using an asynchronous protocol so as to design an asynchronous device.
プログラミングの方式で、ロジックブロックに一般のデバイス処理の機能を具備させるのみならず、非同期プロトコルコミュニケーションを利用し、非同期デバイス設計の目的を達成する。 - 特許庁 - To provide an inter-network connecting device which is capable of confirming and verifying a routing function and performance without adding special hardware logic or connecting another equipment.
特別なハードウェア論理の付加や別装置を接続することなく、ルーティング機能、性能を確認、検証することが可能なネットワーク間接続装置を提供する。 - 特許庁 - In ST14, a logic connection with the device having the tuner function indicated in the device information stored corresponding to the channel select information of the selected program is established.
ＳＴ１４では、選択された番組の選局情報と対応付けて記憶されている機器情報で示されたチューナ機能を有する機器と論理的接続を確立する。 - 特許庁 - To provide a device and its method to verify a logic function at high speed at an initial stage of chip design in the chip design in relation to a desired target system.
望む目標システムと関連したチップ設計において、チップ設計の初期段階にてロジック関数を高速に検証するための装置及びその方法を提供する。 - 特許庁 - To overcome the problem in a conventional built-in system, wherein firmware has to be changed to change a logic function of the system, resulting in extension of a development period or increase of development cost.
組み込みシステムの論理機能を変更するにはファームウェアを変更しなければならず、その結果として開発期間の長期化や開発コストの増大が発生する。 - 特許庁 - An error-controlling memory area is provided outside a CPU, and an error generation control circuit and an error generation circuit are provided inside a hard macro (memory) logic-simulating function model inside the CPU.
エラー制御用メモリ領域をＣＰＵの外、エラー発生制御回路とエラー発生回路をＣＰＵ内部のハードマクロ（メモリ）論理シミュレーション用機能モデル内に設ける。 - 特許庁 - The function circuit also comprises a diagnostic logic for conducting an operation test of an internal circuit mounted in the delay circuit (41, 42) to externally input a diagnostic signal.
また、遅延回路（４１，４２）に内部回路の動作試験を行うための診断用論理を搭載し、外部から診断用信号が入力されるように構成する。 - 特許庁 - The programmable logic control device (PLC) with a queue function and its method receive first input commands from one of several operation terminals by a command transmitting/receiving unit.
キュー機能を備えるプログラマブル論理制御装置（ＰＬＣ）及びその方法はコマンド送受信ユニットにより複数操作端の１つから第１入力コマンドを受ける。 - 特許庁
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