「logic function」を含む例文一覧(424)
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別個の分岐履歴テーブルおよびカウント・キャッシュの使用がより良好な結果を分岐予測にもたらすことを示すある特定の条件を監視する機能を提供するように改良された分岐予測論理を提供すること。 - 特許庁 - The number of threshold elements is reduced by using a variable threshold value threshold element circuit having a function capable of setting one threshold value among a plurality of threshold value candidates for both a first stage and a second stage of a two-stage logic circuit.
複数のしきい値候補の中から１つのしきい値を設定できる機能を有する可変しきい値しきい素子回路を、２段論理回路の１段目と２段目の双方に使用することによって、しきい素子数を低減している。 - 特許庁 - To provide a method of manufacturing a semiconductor device by which a DRAM and a MOSFET can function as desired, when integrating the DRAM and the MOSFET, a constituent element of a logic circuit, on the one and the same chip.
ＤＲＡＭと、ロジック回路の構成要素となるＭＯＳ電界効果トランジスタと、を同一チップに混載するときに、ＤＲＡＭやＭＯＳ電界効果トランジスタを所望の性能にすることができる半導体装置の製造方法を提供すること。 - 特許庁 - To provide an I/O unit which allows the user to customize it to user's application by providing a programming function in the unit in order to enable the user to program I/O control logic and arithmetic functions freely.
ユニットにプログラミング機能を搭載することにより、ユーザにおいて自由にＩ／Ｏ制御ロジック、演算機能をプログラミングできるようにして、ユニットをユーザの用途に合わせてカスタマイズ（最適化）して利用できるようにしたＩ／Ｏユニットを提供する - 特許庁 - Model preparation 2 uses a CAD tool to prepare a delay model 3 and an area model 4 having area information on a function block estimated from logic information having no dependency on technology directly without preparing a net list.
モデル生成２はＣＡＤツールを使用し、ネットリストを作成することを行わず、直接、遅延モデル３及びテクノロジに依存しない論理情報から推測した機能ブロックの面積情報を有する面積モデル４を作成する。 - 特許庁 - To provide an output signal driver, in concrete, a differential signal driver which performs waveform operation, i.e, has an emphasis function, more in concrete, a differential signal driver which is suitable to current mode logic, and a CML application.
本発明は出力信号ドライバに関し、より具体的には波形操作、すなわちエンファシス機能を有する差動信号ドライバに関し、さらに具体的には電流モード論理、ＣＭＬアプリケーションに適した差動信号ドライバを提供する。 - 特許庁 - To make a defective portion easily narrowed, when setting various potential states to execute IDDQ inspection, using a scan chain, in a CMOS integrated circuit provided with a scan test function and constituted of a plurality of logic blocks.
スキャンテスト機能を備え複数の論理ブロックから構成されたＣＭＯＳ集積回路において、スキャンチェーンを用いて内部の様々な電位状態を設定してＩＤＤＱ検査を実施する際に、不良箇所の絞り込みを容易にする。 - 特許庁 - Formation of an advanced control block 56 is initiated by creating an initial function control block having generic control logic 102 and control inputs and outputs communicatively connected to process outputs and inputs.
アドバンスド制御ブロック５６は、汎用制御論理１０２を有し、プロセス出力および入力に通信可能に接続された制御入力および出力とを有する初期機能制御ブロックを作成することで形成が開始される。 - 特許庁 - To provide a programmable logic device for updating a function by neither making a configuration redundant nor interrupting the operation of a device, and for reducing the cost for the portion of redundancy and power consumption, and also to provide a card and a transmission apparatus.
冗長構成とすることなく、デバイスの運用を中断せずに機能の更新が可能となると共に、冗長分のコスト及び消費電力を削減できるプログラマブルロジックデバイス、カード及び伝送装置を提供する。 - 特許庁 - To prevent increase in test time accompanying scale enlargement of a circuit due to realizing individual test designs in a plurality of function circuit blocks (DRAM, logic, or the like) mounted on an LSI formed into one chip and sequentially testing them by using a plurality of testers.
１チップ化されたＬＳＩに搭載された複数の機能回路ブロック（ＤＲＡＭ，ロジック等）には個別のテスト設計が実現され、テスタを使い分けて順次テストしていたため、回路の規模化に伴ってテスト時間が増大する。 - 特許庁 - In this emulation device, a wiring board 1 mounting plural FPGAs 2a distributively loading RTL for realizing a function of the system LSI is provided with dedicated wiring 5 based on wire connection information in initial logic; wrapping posts 7 allowing connection of redundant terminals that are not targets of wire connection among terminals of the FPGAs 2a in the initial logic; a redundant FPGA 2b, and redundant wiring 6.
システムＬＳＩの機能を実現するためのＲＴＬが分散して搭載された複数のＦＰＧＡ２ａを搭載する配線基板１に、初期論理の結線情報に基づく専用配線５と、ＦＰＧＡ２ａの端子のうち、初期論理では結線の対象とならない冗長端子を接続可能なラッピングポスト７、冗長なＦＰＧＡ２ｂおよび冗長配線６を設けておく。 - 特許庁 - To make efficient and facilitate the function logic verification work of a complicated electronic circuit of large scale by automatically judging the factor of a trouble through back trace with a trouble signal as a start point while utilizing the history of simulation to the virtual model of the electronic circuit.
電子回路の仮想モデルに対するシミュレーションの履歴を利用し、不具合信号を起点としてバックトレースし、不具合原因を自動的判定することにより、大規模で複雑な電子回路の機能論理検証作業の効率化、容易化を図る。 - 特許庁 - To provide a protection/control device of electric apparatus which is easily and surely installed at low cost, mechanically and electrically connects a plurality of electric devices in series with ease, and performs a logic function with ease, and also to provide an electric device usable for a protection/control system.
複数の電気装置を直列に機械的及び電気的に連結することを容易にし、簡単かつ確実で、低コストで設置することがぎき、論理機能を容易に実行することを可能にする電気機器の保護・制御装置を提供する。 - 特許庁 - A group of ports corresponding to a predetermined function is instructed from a plurality of ports belonging to a logic circuit to be a verification target (12), the instructed port group is structured, and a queue (19) for storing data of ports corresponding to the structure is created.
検証対象（１２）となる論理回路が有する複数のポートから所定の機能に対応するポートのグループを指示し、指示されたポートグループを構造体化してその構造体に対応するポートのデータを保持するためのキュー（１９）を作成する。 - 特許庁 - The intermediate synthesized logic circuit has partial-circuit pairs each including a first partial circuit to which a control circuit having a clock gating function corresponding to the toggle input of the same flip-flop is added, and a second partial circuit to which the control circuit is not added.
上記中間合成論理回路は同一のフリップフロップのトグル入力に対応してクロックゲーティング機能を有する制御回路を付加した第１の部分回路と付加しない第２の部分回路とを含む部分回路組合せを有している。 - 特許庁 - The operation verification device 100 selects a function corresponding to the operation recorded in the log of a plurality of kinds of functions installed with logic for achieving various kinds of operation to generate a program for the operation test for reproducing the series of operation.
そして、各種操作を実現するためのロジックが組み込まれた複数種類の関数のうちログに記録された操作に対応する関数を選択することにより、上記一連の操作を再現するための動作テスト用プログラムを生成する。 - 特許庁 - To provide a programmable logic controller having a function of connecting a plurality of field buses to each channel, which is operable without correcting any sequence program even when the constitution of an input and output unit is changed.
複数のフィールドバスをそれぞれのチャンネルに接続する機能を有するプログラマブル・ロジック・コントローラにおいて、入出力ユニットの構成を変更してもシーケンスプログラムを修正することなく、動作することが可能なプログラマブル・ロジック・コントローラを提供する。 - 特許庁 - To eliminate operation for unnecessary simulation, etc., by accurately measuring a description which is not covered by a verification test and preventing an unnecessary test from being generated when the coverage of test data used to test the function of a logic circuit is evaluated.
論理回路の機能テストをする際に用いられるテストデータのカバレッジを評価する際、検証テストでカバーされていない記述を正確に計測し、不要なテストを作成することを防ぐことによって、不要なシミュレーション等の作業を省略する。 - 特許庁 - In a power-down state, a RF address control 120 has a function in which logic of a signal RFA18, a signal RFA19 out of refresh address signals RFA8-RFA19 is made constant in order to refresh only one part of each of blocks A-D.
パワーダウン状態中、ブロックＡ〜Ｄの各々の一部に対してのみリフレッシュされるようにするため、ＲＦアドレスコントロール１２０は、リフレッシュアドレス信号ＲＦＡ_8〜ＲＦＡ_19のうち、信号ＲＦＡ_18、信号ＲＦＡ_19の論理を一定にする機能を有する。 - 特許庁 - A trend target signal extracting function 13c generates a request target signal group 13f based on the extracted logic information, and transmits it to the controller 14, and successively receives the present value information from the controller 14 as trend data.
トレンド対象信号抽出機能１３ｃは、抽出されたロジック情報に基づいて要求対象信号群１３ｆを生成し、制御装置１４に対して送信し、制御装置１４から現在値情報をトレンドデータとして逐次受信する。 - 特許庁 - A necessary processing logic is added by specifying an interface element which should be corrected, and correcting the callback function (interface description data) of an interface element in order to execute an operation to local data by the Web application of a user.
必要な処理ロジックは、ユーザのウェブ・アプリケーションによるローカルデータに対する操作を実行するため、修正する必要のあるインタフェース要素を特定し、インタフェース要素のコールバック機能（インタフェース記述データ）を修正することにより、追加される。 - 特許庁 - To provide a cell library database and a design support system which can perform logic simulation the whole logical unit in a lump, even about a logical unit that has the control function of the supply and the stoppage of deliveries of power.
本発明は、電源の供給および供給停止の制御機能を備えた論理装置についても、論理装置全体を一括して論理シミュレーションを行い得るセルライブラリデータベースおよび設計支援装置を提供することを目的とする。 - 特許庁 - If user authentication is necessary, the proxy authentication device 1 carries out a user authentication procedure between the server function 3a according to the authentication procedure previously defined in association with the authentication allowance/rejection checking logic matching the response (step S3).
ユーザ認証が必要な場合、代理認証装置１は、応答が適合した認証許否確認論理に対応付けて予め定義されている認証手順に従って、サーバ機能３ａとの間でユーザ認証手続きを行う（ステップＳ３）。 - 特許庁 - To make it possible to evaluate a synchronization correction function of a digital circuit by artificially generating a sampling value reflecting a shift of an analog waveform sampling point caused by frequency variation of a synchronization signal generation device in logic simulation.
論理シミュレーションにおいて、同期信号発生器の周波数偏差によって起きるアナログ波形のサンプル位置のずれを反映したサンプリング値を擬似的に発生させ、デジタル回路の同期補正機能の検証を可能にすることを課題とする。 - 特許庁 - Therefore, the PLD 25 which is general, inexpensive and easy in logic change performs a part of control algorithm, and the processor 22 mainly performs the magnetic bearing control, thus attaining the digital magnetic levitation rotating device 5 which is of the low cost and high function.
したがって、一般的で安価かつロジック変更も容易なＰＬＤ２５が一部の制御アルゴリズムを実行し、プロセッサ２２は磁気軸受制御を主として実行することで、安価かつ高機能なデジタル磁気浮上回転装置５が実現できる。 - 特許庁 - To provide a plant operation support device equipped with an interface capable of briefly describing only by performing component wiring the same as a conventional flow chart form or a logic chart form without depending on an external function for complicated arithmetic processing or matrix operation.
複雑な演算処理や行列演算を外部機能に依存することなく、従来のフローチャート形式・ロジックチャート形式と同じ部品配線を行うだけで簡単に記述できるインターフェースを備えるプラント運転支援装置を実現する。 - 特許庁 - The serial communication function parts A4 and B4 detect binary logic signals which indicate whether the receiving level of optical signals from the opposite device, which is received by receivers of the optical modules A1 and B1, is equal or more than a specified level, and perform serial communication through transmission and receiving of the binary logical signals.
また、光モジュールＡ１，Ｂ１内のレシーバで受光される対向装置からの光信号の受光レベルが規定レベル以上か否かを示す２値論理信号を検出し、該２値論理信号の送受によりシリアル通信を行う。 - 特許庁 - A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.
システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁 - Executable thread selection logic coupled between the thread state storage in the first tier and the thread storage function in the second tier uses the stored preliminarily defined selection data for selectively replacing thread states between the restricted number of executable thread register states in the first tier and the thread storage function in the second tier.
第１の層のスレッド状態ストレージと第２の層のスレッド・ストレージ機能の間に結合された実行可能スレッド選択論理は、第１の層の限定された数の実行可能なスレッド・レジスタ状態と第２の層のスレッド・ストレージ機能の間でスレッド状態を選択的に交換するために、格納されている事前定義された選択データを使用する。 - 特許庁 - The logic verification program allows a personal computer 100 to function as a verification item input editor (S1) which enables an input of a verification item in a natural language on a tabular display screen and to function as a verification result feedback means (S5) which enables the creation of a test report by feeding-back the verification result to the verification item input editor.
論理検証プログラムにより、パーソナルコンピュータ１００を、表形式の表示画面において検証項目の自然言語による入力を可能とする検証項目入力エディタ（Ｓ１）、検証結果を上記検証項目入力エディタにフィードバックすることでテストレポートの生成を可能とする検証結果フィードバック手段（Ｓ５）として機能させる。 - 特許庁 - The above problem is solved by using; a logic for CPU performance profiling, which is incorporated in an instruction processor in an information processing device and called a hardware monitor; a function which generates interruption when the number of times of measurement events, provided by the logic, over a prescribed shreshold value are generated; and an interruption processing handler for executing performance profiling for an application program.
本発明では、情報処理装置内の命令プロセッサに組み込まれている、ハードウェアモニタと呼ばれるCPU性能プロファイリングのための論理、およびその論理で提供されるある一定の閾値を超える回数の測定イベントが発生した際に割込みを発生する機能と、アプリケーションプログラムの性能プロファイリングを実施するための割込み処理ハンドラを用いる事で、上述の課題を解決するものである。 - 特許庁 - When calculating the Exclusive-OR of the data written in the data storage section 7 of the memory cell 2 of an Exclusive-OR function memory and the data for match retrieval, the data written in the data storage section 7 are read as either one data of the positive logic and the negative logic when the data for match retrieval are true, or as the other data when the data are false.
Exclusive-OR型機能メモリのメモリセル２のデータ蓄積部７に書き込まれたデータと一致検索用のデータとの排他的論理和を演算するに当たり、一致検索用のデータが真の値である場合、データ蓄積部７に書き込まれたデータを、正論理と負論理のうちの一方のデータとして読み出し、一致検索用のデータが偽の値である場合、データ蓄積部７に書き込まれたデータを、その他方のデータとして読み出す。 - 特許庁 - A scan chain circuit 1 temporarily holds data output and input to a combination logic circuit 2 during normal operation, and serially transfers a test pattern signal SCANIn by making a plurality of flip-flops F/F function as a shift register during execution of the scan test.
スキャンチェーン回路１は、通常動作時には、組み合わせ論理回路２に入出力されるデータを一時保持する一方、スキャンテスト実行時には、複数個のフリップフロップＦ／Ｆをシフトレジスタとして機能させテストパターン信号ＳＣＡＮＩｎをシリアル転送する。 - 特許庁 - As a function of the channel quality, scheduling logic causes the first base station to adjust the number of data streams used for communication with the UE and causes a second base station to adjust the number of data streams used for communication with a second UE within a time period.
スケジューリングロジックは、チャネル品質の関数として、第１の基地局に対して、UEと通信するために使用されるデータストリームの数を調整させ、第２の基地局に対して、期間内に第２のUEと通信するために使用されるデータストリームの数を調整させる。 - 特許庁 - The packet repeater is provided with a logic route comprising means logically divided into plural parts so as to respectively have a label switching function and a means for designating the port or port group of an exit node when setting the path of label switching according to explicit route designation.
パケット中継装置は、それぞれラベルスイッチング機能を有するように論理的に複数に分割された論理ルータ構成手段と、明示的ルート指定によりラベルスイッチングのパスを設定するとき、出口ノードのポートまたはポートグループを指定するための手段とを備える。 - 特許庁 - As a logic connection between an SGSN 12 of a CN 10 and a radio control device 22, a connection 121 for a PS (packet exchange processing) function for an existent packet communication service and a connection 122 for an MBMS service which is a novel high speed data communication are independently and separately arranged.
ＣＮ１０のＳＧＳＮ１２と無線制御装置２２との間における論理コネクションとして、既存のパケット通信サービスのためのＰＳ（パケット交換処理）機能用コネクション１２１と、新たな高速データ通信であるＭＢＭＳサービスのためのコネクション１２２とを独立に分離して設ける構成とする。 - 特許庁 - The control part 41 controls the respective parts 42 to 46, and realizes each function using the information registered in a law data base 51, a law determination logic file 52, a consultant businessman information data base 53, a user/consultant relation table 54 and a user information database 55 of a storage part 13.
制御部４１は、各部４２〜４６を制御し、記憶部１３の法令データベース５１、法令判定ロジックファイル５２、コンサルタント業者情報データベース５３、ユーザ／コンサルタント関係テーブル５４、ユーザ情報データベース５５等に登録された情報を用いて各機能を実現させる。 - 特許庁 - To provide a vertical resonance surface emission semiconductor laser having a function for modulating a laser output light with only one light input, and also to provide an optical logic unit employing it, a waveform converter, an optical pulse waveform shaper, and an optical transmission system.
レーザ出力光を１本の光入力のみで変調することが可能な変調機能を有する垂直共振型面発光半導体レーザ装置およびそれを用いた光論理演算装置、波長変換装置、光パルス波形整形装置、ならびに光伝送システムの提供。 - 特許庁 - During the process of creating the physical design, the latches that do not transition into the same clock cycle, the latches unrelated to the same logic function, the latches within the same clock domain, and the latches in a given physical proximity to each other are combined in order to delete any redundant latches.
物理設計を作成するプロセス中に、同じクロック・サイクル中に遷移しないラッチ、同じ論理機能に関係しないラッチ、同じクロック・ドメイン内にあるラッチ、および互いに所与の物理的な近接範囲内にあるラッチを組み合わせることによって冗長なラッチを削除する。 - 特許庁 - The logical function is applied to signal lines of a logic circuit from an external input signal line to the selected signal line among the marked signal lines, and is assigned according to a predetermined calculation rule for justifying the selected signal line.
この論理関数はマークされた信号線のうち外部入力信号線から選択された信号線までの論理回路の信号線に対して適用される論理関数であって選択された信号線を正当化するための所定の演算規則に従って割り当てられたものである。 - 特許庁 - To provide a device and method for synthesizing logic circuit by which the optimization of a circuit scale corresponding to circuit functions can be performed by performing optimization at a high-order function description level without requiring any verifying process of a designer and comparing a synthesized circuit with the optimization at a gate level.
設計者の検証処理を必要とせず、上位の機能記述レベルでの最適化を行い、合成される回路をゲートレベルでの最適化に比較し、回路機能に対応した回路規模の最適化の行える論理回路合成装置及び論理回路合成方法を提供する。 - 特許庁 - Instantaneous voltage drop examining apparatuses 10 are each provided with a memory recorder function 11 for monitoring and recording analog signals and logic signals; a light emitting device 16 for emitting flashes on the basis of trigger signals; and a light receiving device 17 for receiving the flashes and photoelectrically converting them into trigger signals and installed at a plurality of locations of production lines.
アナログ信号やロジック信号を監視するメモリレコーダ機能１１と、トリガー信号に基づいて閃光を発する発光装置１６と、閃光を受光してトリガー信号に光電変換する受光装置１７とを備える瞬低調査装置１０を生産ラインの複数箇所に設置する。 - 特許庁 - A frame memory with a function of specifying a screen input/ output area and an image data input/out area is provided for each detector and a means for constructing an image with a logic addition type compositor as well as a means for making a local speed change by installing a frame memory in front of and in the rear of the compositor.
画面入出力領域と画像データ入出力領域を指定する機能を持ったフレームメモリを各検出器毎に設けて、論理和形の合成器により画像を構成する手段と、合成器の前後にフレームメモリを設けて、局所的な速度変換を行う手段を用いる。 - 特許庁 - To provide a programming device of a programmable logic controller for executing a sequence program by allocating it to a plurality of tasks whose start cycles are different, which has a function of detecting that the writing of bit data is generated from those tasks whose cycles are different to the same address, and informing a program preparer of the result.
シーケンスプログラムを起動周期の異なる複数のタスクに割り付けて実行するプログラマブル・ロジック・コントローラにおいて、周期の異なるタスクから同一のアドレスに対して、ビットデータの書き込みが発生することを検出し、プログラム作成者に通知する機能を有するプログラマブル・ロジック・コントローラのプログラミング装置を提供する。 - 特許庁 - To prevent the occurrence of a corrosion in a metallic wiring for an internal circuit element even after a redundancy relief is conducted without increasing the area of a semiconductor device generated with an increase in an integration degree, in the semiconductor device in the logic semiconductor device with a semiconductor storage device having a redundancy relief function.
冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。 - 特許庁 - In an RTL (Register Transfer Level) logic circuit of a debug function part of an LSI, a dummy module 31 defined as a false path is inserted to designate the false path which does not require to adjust data delay time among paths between an FF (flip-flop) and an external output terminal 30 and between FFs having the same clock source.
ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。 - 特許庁 - The one chip microcomputer 10 has a starting register 18 starting a test operation and a built-in self test starting pattern generator 19 setting initial values in test control circuits (a pseudo random number generator 14, a logic circuit inspection compressor 15, a pattern generator 16 and a memory inspection compressor 17) for a built-in self test function.
１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁 - When oscillation of a second clock signal 11 is stopped to do away with input to a logic circuit 1, this clock oscillation stop detection function-equipped encoder detects the oscillation stop by the clock oscillation stop detection circuit 1A, and outputs the alarm signal 20 to prevent the runaway on the device side.
本発明によるクロック発振停止検出機能付きエンコーダは、第２クロック信号(11)の発振が停止されロジック回路(1)への入力がなくなった場合、この発振停止をクロック発振停止検出回路(1A)で検出し、アラーム信号(20)を出力することにより装置側の暴走を防止する構成である。 - 特許庁 - To enhance a data processing unit in cost and configuration, the data processing unit including a cell device of a configurable element and a configuration data transmission unit, and the transmission unit being accomplished as another fixedly implemented function unit used as a load logic circuit/configuration internal cell/configuration signal source.
データ処理ユニットがコンフィギュレーション化可能エレメントのセル装置、コンフィギュレーションデータ送信ユニットを有し、該送信ユニットはロードロジック回路／コンフィギュレーション内部セル／コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されている形式のデータ処理ユニットをコスト、構成面で改良する。 - 特許庁 - To solve the problem such as erroneous connection due to a change of phase sequences or logic inversion or the like since encoder waveform definitions are different in an initial phase detector that has a function for detecting a magnetic pole position of a synchronous motor by a position detector so as to set an initial phase including the power-on time.
同期電動機の磁極位置を位置検出器にて検出し、電源投入時を含む初期位相を設定する機能を有した初期位相検出装置においては、エンコーダ波形定義が異なっていることにより、相順の入れ替えや論理反転等しているため、誤接続などの問題を有している。 - 特許庁
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