「logics」を含む例文一覧(115)
＜前へ 1 2 3 次へ＞- In the proxy authentication device 1, a plurality of authentication allowance/rejection checking logics for identifying a response showing incompletion of user authentication are defined previously.
代理認証装置１には、ユーザ認証が未完了であることを示す応答を識別するための複数の認証許否確認論理が予め定義されている。 - 特許庁 - To achieve an alarm management device capable of constructing logics for suppressing a tailgate alarm without depending on controllers, and of managing engineering and management thereof with concentration.
共連れアラーム抑制のためのロジックをコントローラに依存せずに構築でき、そのエンジニアリングと実行を集中して管理することができるアラーム管理装置を実現する。 - 特許庁 - Consequently, the operation of the high-order logic 22 is verified while the need for logics other than the input terminal 23a and output terminal 23b included in the low-order logic is eliminated.
これにより、下位論理に含まれる入力端子２３ａ及び出力端子２３ｂ以外の論理を不要としながら上位論理２２の動作検証を行う。 - 特許庁 - The logic specified by logic identification information generated in response to an operation by a service provider is used for provision of the service among the logics prepared in the SAM.
SAMに用意されているロジックのうち、サービスプロバイダによる操作に応じて生成されたロジック識別情報により特定されるロジックがサービスの提供に用いられる。 - 特許庁 - When the power supply voltage VDDA drops, both logics of complementary signals Sin1 and Sin2 are recognized to be on an L level in a level shifting part 3 and the level shifting part 3 starts an unfixed operation.
電源電圧ＶＤＤＡ が低下すると、レベルシフト部３において相補信号Ｓｉｎ１ 、Ｓｉｎ２ の論理がともにＬレベルと認識され、レベルシフト部３は不定動作となる。 - 特許庁 - Based on the logics of addresses RA0, RA1, the logical correction circuit 9 reverses the logic of data read from the data line PDQt, and the logic of data to be written in the data line PDQt.
論理補正回路９は、アドレス(RA0,RA1)の論理に基づいて、データ線(PDQt)から読み出されたデータの論理を反転させるとともに、データ線(PDQt)に書き込むデータの論理を反転させる。 - 特許庁 - Then, a control device generates output logics of three values (H, M and L) through comparisons of the output voltages V1 and V2 with the first and second thresholds Vh1 and Vh2.
そして制御装置は、出力電圧Ｖ１，Ｖ２と第１及び第２の閾値Ｖｈ１，Ｖｈ２との比較を通じて三値（Ｈ、Ｍ、Ｌ）の出力論理を生成するようにした。 - 特許庁 - To process data of contrary logics by a microcomputer installed on the main circuit board and by the one installed on another circuit board as data of the same logic.
同じデータであっても、主基板に搭載されたマイクロコンピュータと他の基板に搭載されたマイクロコンピュータとでは、反対の論理のデータとして処理しなければならない。 - 特許庁 - Since two of the switching FETs Q1, Q2 which are turned on at different logics are connected in series, the adjusting circuit 31 will not cause malfunctions, even when the microcomputer 1 runs away, and a separate over discharge protective circuit is not required.
異なる論理でオンとなるスイッチを直列に２個接続したので、マイコン１が暴走しても容量調整回路３１は誤動作せず、過放電保護回路を別途必要としない。 - 特許庁 - After replacing a flip-flop relating to the error path with the latch circuits (LLA and LHA) operated complementarily to each other, relating logics (LGB and LGC) are rearranged by the latch circuits.
このエラーパスに関連するフリップフロップ（ＦＦＣ）を互いに相補的に動作するラッチ回路（ＬＬＡ，ＬＨＡ）で置換した後、このラッチ回路により、関連のロジック（ＬＧＢ，ＬＧＣ）を再配置する。 - 特許庁 - In developing the application 70, a log/analysis logic operation part can create and edit log analysis logics and display the contents of the logs on a list.
アプリケーション７０の開発において、ログ・分析ロジック操作部を用いてログ分析ロジックを作成、編集することができるとともに、ログの内容を一覧表示させることができる。 - 特許庁 - To provide an injection control device for an engine capable of optimally controlling air-fuel ratio while performing fuel injection control using different logics for calculating injection quantity of fuel.
異なる燃料の噴射量算出ロジックを利用して燃料噴射制御を行いながらも、最適な空燃比制御を行うことのできるエンジンの噴射制御装置を提供する。 - 特許庁 - To provide a technique for configuring a logic circuit including a sequence circuit with a wired logic circuit mainly employing wired logics so as to employ a low voltage power supply for a semiconductor logic integrated circuit.
順序回路を含む論理回路を、配線を主体とする配線による論理回路で構成して半導体論理集積回路の低電圧化を可能にする技術を提供する。 - 特許庁 - To provide a satisfactory vehicle headlight capable of quickly and reliably changing to a plurality of light distribution patterns according to a travel state without requiring any complex control logics.
複雑な制御ロジックを必要とせずに走行状態に応じた複数の配光パターンへの切り換えが迅速かつ確実にできる良好な車両用前照灯を提供する。 - 特許庁 - To provide a voltage controller capable of preventing the concentration of a peak current at the test to exert stresses to brittle cells in manufacturing and peripheral logics of a semiconductor integrated circuit.
半導体集積回路に関し、製造上の脆弱なセルおよび周辺ロジックにストレスを加えるテストの際に、ピーク電流の集中を防止できる電圧制御装置を提供する。 - 特許庁 - In this logic verification method, a logic circuit A including an additional logic and a logic circuit B including no additional logic are inputted from the logic circuit files 104 and 105 as the logics which undergo the logic equivalence verification.
追加論理を含む論理回路Ａと追加論理を含まない論理回路Ｂを、論理等価検証対象の論理として論理回路ファイル１０４、１０５から入力する。 - 特許庁 - To solve the problem that it is required to prepare individual name conversion logics respectively by external softwares accessing a device, and required to add and modify the name conversion logic for handling a new device.
デバイスにアクセスする外部ソフトウエアが独自にそれぞれ名称変換ロジックを用意する必要をなくし、新デバイス対応のための名称変換ロジックの追加や見直しを不要にする。 - 特許庁 - The result of correlation is used by other logics in the receiver, to decide a time delay of the received signal, and then the time delay is used for the purpose of decoding the received signal.
相関結果は、受信信号の時間遅延を決定するために受信器中の別の論理によって用いられ、次いで、この時間遅延は受信信号を復号化するために用いられる。 - 特許庁 - The drive device performs periodic on-off operation of a charging switch in synchronization with logics 'H' and 'L' of a reference signal (b) so as to perform a charge control of a piezoelectric element, based on an injection signal (a).
噴射信号（図５（ａ））に基づき、ピエゾ素子の充電制御を行なうべく、基準信号（図５（ｂ））の論理「Ｈ」及び「Ｌ」に同期して充電スイッチの周期的なオン・オフ操作を行なう。 - 特許庁 - To reduce test time and test vector length, when examining access between all the logics (using a register, in the example following) which have storage functions inside a semiconductor integrated circuit device.
半導体集積回路装置内の全ての記憶機能を持つロジック（以下例としてレジスタを用いる）間のアクセス検査を行うに際し、テスト時間及びテストベクタ長の削減を図る。 - 特許庁 - The occurrence of an abnormality is detected by treating the measured value of the watt-hour meter by a plurality of discrimination logics, and the type of the discrimination logic detected the occurrence of the abnormality is outputted.
電力量計の計量値を複数の判別ロジックで処理することによって異常発生を検出し、異常発生を検出した判別ロジックの種類を出力する。 - 特許庁 - In the present configuration, a communication direction wherein trouble occurs is indicated by logics of presence/absence of a response reported from the mobile unit 3 to the onboard unit 2 and presence/absence of transmission of the response from the onboard unit 2.
この構成では、不具合を生じた通信方向が、携帯機３から車載機２へ通知された応答の有無と、車載機２からの応答の送信有無との論理によって示される。 - 特許庁 - That is, by reversing all the logics of cells belonging to a net affected by the crosstalk or an affecting net, a signal transition is made backward in terms of time on the net affected by the crosstalk.
つまり、クロストークの影響を受けるネットまたは与えるネットに属するセルの論理を全て反転させることにより、クロストークの影響を受けるネットの信号遷移を時間的に逆に発生させる。 - 特許庁 - Further, on the basis of the manufacturing performance order information 400 and the manufacturing performance information 500, manufacturing load prediction models 1200, 1300, 1400, 1500 are also calculated using the process-based type classification logics.
また、製造実績注文情報４００と製造実績情報５００とに基づいて、工程別品種区分ロジックを用いて、製造負荷予測モデル１２００、１３００、１４００、１５００を算出する。 - 特許庁 - An operator sets the thinning rate of the test case by a test case extraction dialogue 400, and sets the priority order of logics to be applied to the extraction of the test case by a thinning parameter setting dialogue 500.
オペレータは、テストケース抽出ダイアログ４００でテストケースの間引き率を設定し、間引きパラメータ設定ダイアログ５００でテストケースの抽出に適用されるロジックの優先順位を設定する。 - 特許庁 - The proxy authentication device 1 determines whether user authentication is needed or not according to whether the response from the server function 3a matches one of the authentication allowance/rejection checking logics or not (step S2).
そして、代理認証装置１は、サーバ機能３ａからの応答が前記複数の認証許否確認論理のいずれかに適合するか否かによりユーザ認証の要否を判断する（ステップＳ２）。 - 特許庁 - The internal logic part 300 executes operation processing by combining a plurality of measuring processing logics by a hardware wired corresponding to an operation content, whose content is designed according to a sensing purpose.
内部ロジック部３００は、センシング目的に応じて内容が設計され、演算内容に応じて配線されたハードウェアにより複数の計測処理ロジックを組み合わせて演算処理を実行する。 - 特許庁 - The quotient/square root prediction table logics 40 and 42 determine an ith quotient/ square root digit, and the ith quotient/square root digit is determined based on a remainder of (i-2)th repeated arithmetic part.
商／平方根予測テーブルロジック４０，４２によって、ｉ番目の商／平方根デジットが決められ、ｉ番目の商／平方根デジットは（ｉ−２）番目の繰り返し演算の部分の余りに基づいて決められる。 - 特許庁 - When the extraction processing of the test case is executed, the priority order for extraction is set in each test case based on each test result of each test case according to the set priority order of the logics.
テストケースの抽出処理が実行されると、設定されたロジックの優先順位に従い、各テストケースの各回のテスト結果に基づいて、抽出のための優先順位が各テストケースに設定される。 - 特許庁 - Since the energy evaluation software has different calculation logics depending on equipment or the selected system, charging is performed in accordance with a use unit price different depending on the selected system and the number of times of use of each selected system.
エネルギー評価ソフトウェアは機器や選択したシステムにより計算ロジックが異なるため、選択したシステムにより異なる利用単価と選択したシステムごとの使用回数に応じて課金する。 - 特許庁 - By driving each of the phases to keep a phase difference of 2π/3, an output logic takes any one of 0, high impedance and 1 and phases and logics are allocated so as not to overlap with each other in any timing at any point of time.
２π／３の位相差を保つように各相を駆動することで、出力論理が０、ハイインピーダンス、および１の何れかをとり、どの時点のタイミングにおいても重複しないように位相と論理を割り付ける。 - 特許庁 - Then, a multiplexer 8 selects a logical processing result to make the adjacent bit arrays of both the groups have different logics as much as possible, and assigns the odd-numbered array group to output ports T1, T3, T5 and T7.
そして、マルチプレクサ８は、双方のグループの隣合うビット配列同士が、なるべく異論理となるような論理処理結果を選択して、奇数配列グループを出力ポートＴ１、Ｔ３、Ｔ５、Ｔ７に割り当てる。 - 特許庁 - To provide a power-up circuit of a semiconductor memory device which can prevent unnecessary reset of a power-up signal by power drops and also can assure a margin required for stable initialization of internal logics of the memory.
パワードロップによるパワーアップ信号の無用なリセットを防止するとともに、メモリの内部ロジックの安定した初期化に必要なマージンを確保することができる半導体メモリ素子のパワーアップ回路を提供する。 - 特許庁 - The second circuit comprises a latch circuit which is constituted with the connection of the first inverter (INV3) and the second inverter (INV4) and transistors (Q5 and Q10) for determining the logics of the storage nodes (P2 and P3) of the latch circuit.
第１インバータ（ＩＮＶ３）と第２インバータ（ＩＮＶ４）とが結合されて成るラッチ回路と、上記ラッチ回路の記憶ノード（Ｐ２，Ｐ３）の論理を決定するためのトランジスタ（Ｑ５，Ｑ１０）とを含んで第２回路を形成する。 - 特許庁 - To provide a vehicle control method and a vehicle control device capable of achieving (satisfying) respective purposes of a plurality of control logics in a well balanced manner, and capable of suitably performing control as the whole of the vehicle.
この発明は、車両制御方法および車両制御装置に関し、複数の制御ロジックの各々が有する目的をバランス良く達成する（満足させる）ことができ、車両全体として適切な制御を行うことを目的とする。 - 特許庁 - A conversion tool 2 inputs a script 1 corresponding to different CPUs, and converts the inputted script 1 into test data 3 synchronizing with the clock of the bus of the CPU capable of verifying logics of blocks 4d-1 and 4d-2 connected to the bus of the CPU.
変換ツール２は、異なったCPUに対応したスクリプト１を入力し、入力したスクリプトを、CPUのバスに接続するブロック４ｄ−１，４ｄ−２のロジックを検証可能な、当該バスのクロックに同期する試験データ３に変換する。 - 特許庁 - The process-based type classification logics and the manufacturing load prediction models 1200, 1300, 1400, 1500 are used to predict the manufacturing load of each manufacturing process with respect to a production plan 1900 for an order of a new product.
そして、工程別品種区分ロジックと、製造負荷予測モデル１２００、１３００、１４００、１５００とを用いて、新規の製品の注文に関する生産計画１９００について、各製造工程の製造負荷を予測する。 - 特許庁 - To reduce the number of processes of a memory integrated circuit on which logics are mixedly loaded and the like incorporated in plural DRAM macro-cells DRAM0-DRAM7 without increasing the manufacturing cost and obstructing its high speed operation and to improve the accuracy of test.
そのコスト上昇を招くことなく、しかもその高速動作を阻害することなく、複数のＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７を搭載する論理混載メモリ集積回路等の試験工数を削減し、その試験精度を高める。 - 特許庁 - To provide a semiconductor device and manufacturing method thereof in which diffusion layers obtained from a desired channel width can be formed without depending on a transistor size, in the semiconductor device consolidated with memories or logics of different transistor sizes.
トランジスタサイズの異なるメモリ、ロジックなどを混載する半導体装置において、トランジスタサイズに依存することなく、所望のチャネル幅が得られる拡散層を形成することが可能な半導体装置およびその製造方法を提供する。 - 特許庁 - To provide an amplifier circuit and a display device (for example, a liquid crystal display device) capable of achieving a smaller area and reduction in power consumption while maintaining characteristics without incorporating complicated logics compared to conventional amplifier circuits and display devices.
増幅回路および表示装置（例えば、液晶表示装置）は、従来の増幅回路および表示装置に比べて、特性を維持しつつ、面積縮小と消費電力の低減が複雑な論理を組まず実現できる。 - 特許庁 - Then simulation of past and present logics in arithmetic processing under a specific situation is performed by a simulation procedure to present the appropriateness of logic edition and logic robustness for a plurality of situation data.
そして、シミュレーション手順により、演算処理の過去および現在のロジックに対し特定の状況に対するシミュレーションを行い、ロジック編集の妥当性や複数の状況データに対するロジックの頑健性を提示するようにした。 - 特許庁 - To provide an arithmetic circuit to be used for an encryption circuit, and a logical circuit, a read-only memory, a register, and a semiconductor circuit including a plurality of logics, in which confidential data can be prevented from being intercepted by electronic analysis by using simple constitution.
簡易な構成で、電力解析による秘匿データの傍受を防止することのできる、暗号回路に用いられる演算回路、論理回路、読出し専用メモリ、レジスタ、および複数個のロジックを含む半導体回路を提供する。 - 特許庁 - When a conversion result is defined, a Kana-Kanji conversion-prediction engine (user dependence part) 43 increases the priority of the conversion logic used for extracting the defined notation for the combination of the conversion logics applicable to the character string to be converted.
仮名漢字変換−予測エンジン（ユーザ依存部）４３は、変換結果が確定すると、その変換対象文字列に適用可能な変換ロジックの組み合わせに対し、確定された表記を抽出するために用いた変換ロジックの優先度を上げる。 - 特許庁 - The reconfigurable logic device includes a fixed region, a logic region in which logics or wiring can be changed by rewriting the content of a configuration memory, an internal memory retaining a specific ID of the device, and a key register storing a secret key.
再構成可能論理デバイスは、固定領域と、コンフィグメモリの内容を書換えることで論理や配線を変更することができるロジック領域と、デバイスに固有のＩＤを保持する内部記憶と、秘密鍵を格納する鍵レジスタとを備える。 - 特許庁 - To allocate a plurality of ports according to models of control objects regarding a port allocation system for allocating a plurality of ports from each resource to an IF board in a microcomputer logic development apparatus for developing logics of embedded microcomputers.
組込み用マイコンのロジックを開発するマイコンロジック開発装置にて、各種リソースからの複数のポートをＩＦボードに割り付けるポート割付制御システムに関し、制御対象の機種に応じて複数のポートの割付けを変更可能にすることを目的とする。 - 特許庁 - The source communication apparatus 10 performs the operation also for communication apparatus 30 and 40, and performs communication by bonding physical connections PHY_CN1, 2; PHY_CN3-5; PHY_CN1, 6-8 with the communication apparatus 20, 30 and 40, respectively, as connection logics LOG_CN1-3.
そして、送信元の通信装置１０は、上述した動作を通信装置３０，４０に対しても行ない、通信装置２０，３０，４０との間の物理接続ＰＨＹ＿ＣＮ１，２；ＰＨＹ＿ＣＮ３〜５；ＰＨＹ＿ＣＮ１，６〜８をそれぞれ論理接続ＬＯＧ＿ＣＮ１〜３として束ねて通信を行なう。 - 特許庁 - Namely, the LUT 118 is referred to, a logic for constructing a processing 1A part and a processing 1B part 114 for performing image processing and a logic for generating an LUT 136 in an RAM 130 are set, and processing based on the both logics is carried out in parallel.
すなわち、ＬＵＴ１１８を参照して画像処理を行う処理１Ａ部１１０と処理１Ｂ部１１４を構築する論理と、ＲＡＭ１３０にＬＵＴ１３６を生成する論理を設定し、両論理に基づく処理を並列的に実行させる。 - 特許庁 - As the auxiliary gate logic is composed of logic gates smaller than the standard cell logics, production economy following a standard cell ASIC array is possible, and as only an uppermost metal level is unrequired for changing, it is possible to repair economically and promptly logic errors and to realize changes of logic functionality.
予備ゲート論理は標準のセル論理よりも少ない論理ゲートからなるので、標準セルＡＳＩＣアレイに伴う生産の経済性が可能になり、最上位金属レベルしか変更不要なので、経済的かつ迅速に論理エラーを修理し、論理機能性の変更を実現できる。 - 特許庁 - The analog-to-digital converter (ADC) 80 comprises a plurality of analog-to-digital conversion stages 90, 92, 94, and 96, correction logics 100, 102, and 104 recursively correcting conversion errors, and a code range arithmetic logic 82 which calculates an upper-limit value and a lower-limit value of digital values that the ADC 80 can output.
アナログデジタル変換器（ＡＤＣ）８０は、複数のアナログデジタル変換段９０，９２，９４，９６と、変換誤差を再帰的に補正する補正論理１００，１０２，１０４と、ＡＤＣ８０が出力可能なデジタル値の上限値と下限値とを算出するコード範囲演算ロジック８２とを備えている。 - 特許庁 - In the scheduling method allocating time for using equipment to allocating objects, a period for scheduling is divided to set a searching time and concerning the allocating objects which can be allocated in this searching period, an allocating order is decided by applying allocating order logics.
割付対象物に対して設備を使用する時間を割り付けるスケジューリング方法において、スケジューリングを行う期間を分割して探索期間を設定し、この探索期間に割付可能な割付対象物について割付順序ロジックを適用して割付順序を決定する。 - 特許庁
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