「memory buffer」を含む例文一覧(3203)
＜前へ 1 2 .... 46 47 48 49 50 51 52 53 54 .... 64 65 次へ＞- To provide communications equipment, capable of avoiding omissions of valid buffer pointers, efficiently minimizing the circuit constitution by managing buffer pointers for respective destinations, and providing an FIFO memory between the transmitting part of communications equipment and a cross connect device connected to the route side in a routing technique.
ルーティング技術において、相手宛先ごとにバッファポインタを管理しまた通信装置の送信部分と方路側に接続されたクロスコネクト装置との間にＦＩＦＯメモリを設けることにより、有効なバッファポインタの欠落を回避し、回路構成を効率化かつ最小化し、スムーズな通信が行なえる通信装置を提供する。 - 特許庁 - When a CPU 11 for the current operational system writes data on a memory 12 for the current operational system via a bus 13, an intersystem data transmission buffer 3 monitors a write address and the data passing through the bus 13, and the address and the data are captured by the buffer 3 after the address required to be sent to a standby computer 2 is decoded.
現用系ＣＰＵ１１がバス１３を介して現用系メモリ１２にデータを書き込むとき系間データ送信バッファ３は、バス１３を通過する書き込みアドレスおよびデータを監視し、予備系計算機２へ送信する必要があるアドレスをデコードするとそのアドレスおよびデータをバッファ３に取り込む。 - 特許庁 - Pixel data generated with a plotting parameter generating part 1 are stored in a data buffer 8, and the pixel data from the data buffer 8 are read from or written to a frame memory 3 by using the maximum number of pixels in parallel with an x axis direction read from a table 6 on the basis of the coordinates of a line segment generated with a line segment coordinate generating part 5.
描画パラメータ生成部１で生成したピクセルデータをデータバッファ８に格納し、そのデータバッファ８からのピクセルデータを、テーブル６から読み出したｘ軸方向に平行な最大数のピクセル数で、線分座標生成部５により生成した線分の座標に基づいて、フレームメモリ３に対してリード／ライトする。 - 特許庁 - To provide an image processor capable of transferring image data whose entire data size exceeds the memory capacity of a transfer buffer to an external storage device, in the image processing apparatus for temporarily storing the image data of a read original into a transfer buffer and transferring the image data as an image file to the external storage unit via a network.
読み取った原稿の画像データを一旦転送用バッファに格納して画像ファイルとしてネットワークを介して外部記憶装置に転送する画像処理装置において、全データサイズが転送用バッファのメモリ容量を超える画像データを外部記憶装置に転送することができる画像処理装置を提供すること。 - 特許庁 - The CPU 1 has mutually different first and second combination CPU address lines, and by connecting the first combination CPU address line to the memory 2 via the buffer 3 and connecting the second combination CPU address line to the DSP 4, performs address control for the memory 2 and the DSP 4, thereby performing control for writing a program stored in the memory 2 into the DSP 4 via a data bus.
ＣＰＵ１は、互いに異なる第１及び第２の組み合わせＣＰＵアドレス線を有し、第１の組み合わせＣＰＵアドレス線をバッファ３を介してメモリ２に接続し、第２の組み合わせＣＰＵアドレス線をＤＳＰ４に接続し、メモリ２及びＤＳＰ４に対してアドレス制御を行うことで、メモリ２に格納されているプログラムをデータバスを介してＤＳＰ４に書き込む制御を行う。 - 特許庁 - The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.
ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁 - The driving circuit 1 for driving the liquid crystal display device 6 comprises frame memory 2 for storing image data, a DAC 3 for converting digital data from the frame memory 2 into analog signals, a buffer circuit 4 for amplifying the output of the DAC 3 and outputting it, and a logic controller 5 for controlling the frame memory 2, DAC 3, and external circuits in response to an external logic signal.
液晶表示装置６を駆動する駆動回路１は、画像データを記憶するフレームメモリ２と、フレームメモリ２からのディジタルデータをアナログ信号に変換するＤＡＣ３と、ＤＡＣ３の出力を電流増幅して出力するバッファ回路４と、外部からのロジック信号に応答してフレームメモリ２、ＤＡＣ３、及び外部回路を制御するロジックコントローラ５とを備える。 - 特許庁 - An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.
同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁 - For individual unit of the Y decoder means K in each of the middle memory column units MM, a plurality of buffer means e, which are connected with input and output terminals DOia and DIia, are connected through an opening and closing means D.
それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁 - The start address and the start time code for each piece of music stored in a buffer memory 16 are taken into a CPU 20, and the number of sectors required for constituting one frame when the compressed data of each piece of the music are decoded is calculated.
バッファメモリ１６に記憶された各曲の開始アドレスおよび開始タイムコードをＣＰＵ２０に取り込み、各曲の圧縮データを復号したときの１フレームを構成するために必要なセクター数を演算する。 - 特許庁 - Moreover, when the transmission apparatus 3 receives an ACK packet by a step S5, the transmission apparatus 3 determines that a connection state is 'established', and assigns a buffer for storing TCP packets to be transmitted from a terminal device 1 in a memory.
更にステップＳ５により、ネットワーク伝送装置３がＡＣＫパケットを受信すると、コネクション状態を「確立」と判断し、端末装置１から送信されるＴＣＰパケットを格納するバッファをメモリ内に割当てる。 - 特許庁 - The device is constituted so as to be provided with a reference page buffer 35d receiving a set start signal and generating the set signal, and plural data page buffers 35a-35c receiving the set signal and storing the contents of plural memory cells.
セット開始信号を受信して、セット信号を生成する基準ページバッファ３５ｄと、セット信号を受信して、複数のメモリセルの内容を記憶する複数のデータページバッファ３５ａ〜３５ｃとを備えるように構成される。 - 特許庁 - When it is determined that there is an insufficient amount of sound information (not more than D1) in the buffer memory at this determination step S604, the processing is ended without reading the image information to avoid the underflow.
この判断ステップＳ６０４において、バッファメモリ内に十分な量の音声情報がない（Ｄ１未満である）と判断した場合は、アンダーフローを回避するために、画像情報の読み出しを行わず処理を終了する。 - 特許庁 - To provide an image processing apparatus capable of finding the occurrence of an irregularity by referring to a region next to a line buffer as a region for error detection to detect a change in the contents of an image memory.
ラインバッファに続く領域をエラー検知用の領域として、この領域を参照することによって、画像メモリの内容の変化を検出し、異常が発生したことが分かるようにした画像処理装置を提供する。 - 特許庁 - Interleaving is applied to the composited image data in matching with a display resolution of an LCD color monitor 3, the processed data are stored in an area for display image data in the buffer memory 207, and the LCD color monitor 3 displays the data.
合成された画像データはＬＣＤカラーモニター３の表示解像度に合わせて間引き処理が施され、バッファ用メモリ２０７の表示画像データ用領域に格納されて、ＬＣＤカラーモニター３に表示される。 - 特許庁 - An ECU1 comprises a receiving buffer memory 7 separately from a RAM4 to temporarily store the control messages received through an in-vehicle network (network bus) and used by respective applications A to C.
ＥＣＵ１は、車内ネットワーク（ネットワークバス）を介して受信する、各アプリケーションＡ〜Ｃ上にて使用する制御用メッセージを一時的に格納するために、ＲＡＭ４とは別に設けられた受信バッファメモリ７を備えている。 - 特許庁 - By reading the image data at every line, restoring it, converting it into the printing data and printing it at every image band, an image buffer memory is saved, thus the waiting time until printing starts can be shortened.
さらに、画像データをライン毎に読込み、復元し、印刷データに変換してイメージバンド毎に印刷することにより、画像バッファメモリを節約し、プリンタの印刷開始までの待ち時間を短縮することができる。 - 特許庁 - To provide an efficient paper feeding control method capable of starting the proper paper feeding of the next page simultaneously with the paper ejection of the current page under a prescribed condition without making it necessary to provide any huge memory or buffer.
莫大なメモリやバッファを必要とせずに、所定の条件の下で現ページの排紙と同時に次ページの適切な用紙の給紙を開始できる、効率の良い給紙制御方法を提供することにある。 - 特許庁 - The image generation program 204 generates a basic image that emphasizes appearance including information of the sizes and positions of characters and diagrams, and the address of display data is the address of a receiving buffer memory 105.
画面生成プログラム２０４は、文字・図形の大きさ・位置等の情報を含んだ見栄えが重視される基礎画面を生成するものであって、表示データのアドレスは受信バッファメモリ１０５のアドレスとなっている。 - 特許庁 - A picture search processing part 11 for searching principally for videos is provided with memory 16 for an audio data buffer, and records all the audio data of continuously reproduced audio music pre-specified at the time of inputting picture search instructions.
映像を主体にサーチを行うピクチャーサーチ処理部１１には、オーディオデータバッファ用メモリ１６を備え、ピクチャーサーチ指示入力時に予め指定されたオーディオ連続再生曲のオーディオデータを全て記録する。 - 特許庁 - Also by the central control part 2, the reproduced information supplied first from an HDD 11 is outputted, and next, the control is carried out so as to seamlessly output the reproduced information supplied from the buffer memory 8.
そして、中央制御部２は、最初にＨＤＤ１１から供給された再生情報を出力させ、次にバッファメモリ８から供給された再生情報をシームレスに出力させる制御を行う。 - 特許庁 - The external device may itself be a pager, or it may be any device capable of receiving the useful user information such as a news report from a remote source and formatting it for porting to a memory buffer within the home electronic product via the I/O port.
外部装置はページャ、又は、遠隔のソースからニュースレポート等の有用な情報を受信して、Ｉ／Ｏポートを介して家庭電子製品内のメモリーバッファへのポーティング（porting）のためフォーマットすることができる。 - 特許庁 - When rewrite of an MM 12 is performed (11), the memory update information is transferred to a back up node 20 (14) on registering its address A in a retransmission buffer 132 (12, 13) with sequential numbers S in an active node 10.
現用ノード１０ではＭＭ１２の書き替えが行われる（１１）と、そのアドレスＡをシーケンシャル番号Ｓとともに再送バッファ１３２に登録した（１２，１３）上でメモリ更新情報を予備ノード２０に転送する（１４）。 - 特許庁 - This image processor is adapted to temporarily store image data inputted in a line-base format in the buffer memory 160 with a capacity smaller than the image data capacity for one image and output them in a block interleave format.
ラインベース形式で入力された画像データを、１画像分の画像データ容量よりも小さい容量のバッファメモリ１６０に一時記憶させブロックインターリーブ形式で出力する本画像処理装置である。 - 特許庁 - Memory modules 13-1 to 13-N connected to a main bus 100 are provided with a plurality of flash EEPROMs 131 and a buffer 132 arranged between the flash EEPROMs 131 and the main bus 100.
メインバス１００に接続されたメモリモジュール１３−１〜１３−Ｎは、複数のフラッシュＥＥＰＲＯＭ１３１と、これらフラッシュＥＥＰＲＯＭ１３１とメインバス１００との間に設けられたバッファ１３２を備えている。 - 特許庁 - A read ahead buffer memory 1005 is provided in the course of signal paths 1004A, 1004B connecting disk changers 1001A, 1001B and MPED decoders 1002A, 1002B constituting a video reproducing device 1000.
映像再生装置１０００を構成するディスクチェンジャ１００１Ａ，１００１ＢとＭＰＥＧデコーダ１００２Ａ，１００２Ｂとを接続する信号経路１００４Ａ，１００４Ｂの途中には先読みバッファメモリ１００５を設ける。 - 特許庁 - During program verification, a control circuit 3 writes a fail value when all adjacent cells equal to or less than the offset n of a memory cell to be programmed are in elimination status, and a path value in other cases in an adjacent cell buffer 5.
プログラムベリファイ時に、制御回路３は、プログラムすべきメモリセルのオフセットｎ以下の隣接セルがすべて消去状態である場合にはフェイル値を、それ以外の場合はパス値を、隣接セルバッファ５に書き込む。 - 特許庁 - To provide a page buffer circuit of a flash memory device in which stable precharge voltage is supplied to bit lines and read-out of erroneous data can be prevented without being affected by variation of temperature and voltage in the read operation.
読み出し動作の際に温度および電圧の変化に影響されることなく、ビットラインに安定したプリチャージ電圧を供給して誤データの読み出しを防止できるフラッシュメモリ装置のページバッファ回路を提供する。 - 特許庁 - A memory cell structure, without the need for a capacitor is formed of a laminated structure, composed of a metal 1/an insulation film 2/n-type silicon 3/an n-type delta doped layer 4/a non-doped buffer layer 5/a p-type delta doped layer 6/p-type silicon 7.
キャパシタの不要なメモリセル構造を、金属１／絶縁膜２／ｎ型シリコン３／ｎ型デルタドープ層４／ノンドープバッファ層５／ｐ型デルタドープ層６／ｐ型シリコン７からなる積層構造によって形成する。 - 特許庁 - The surface image of a transfer belt 5 or transfer material P is sampled in a fixed cycle by using a CMOS sensor 34 in a DSP 50, fetched in an internal buffer 152 and also stored in an image memory 153.
ＤＳＰ５０において、ＣＭＯＳセンサ３４を用いて転写ベルト５または転写材Ｐの表面画像を一定周期でサンプリングし、内部バッファ１５２へ取り込むとともに画像メモリ１５３へ格納する。 - 特許庁 - After being processed by an image processing section 306 to be stored once in a buffer memory 308, image signals input are encrypted by an encryption circuit 310 to be output to the parallel bas via an I/F 303.
入力された画像信号は、画像処理部３０６により処理され、バッファメモリ３０８に一旦格納された後、暗号化回路３１０により暗号化され、出力Ｉ／Ｆ３０３を介してパラレルバスに出力される。 - 特許庁 - Thus, since a buffer area expressed by a matrix Hb that has a smaller length in the row direction than a length (n) in the row direction of the matrix Hi is used for image processing, a memory can be efficiently utilized.
ここでは、マトリクスＨｉの列方向長さｎより小さい列方向長さを有するマトリクスＨｂで表現されるバッファエリアを利用して画像処理が行えるため、メモリの有効活用が図れることとなる。 - 特許庁 - The system control section 202 sets a read address for reading next data to an address several frames ahead of the address which is read immediately before when the remaining capacity of the buffer memory exceeded a prescribed threshold (>0).
システム制御部２０２は、算出したバッファメモリの残量が、所定の閾値（＞０）を超えた場合には、次のデータを読み出すための読み出しアドレスを、直前に読み出したアドレスより数フレーム分先のアドレスに設定する。 - 特許庁 - Then a produced quantity of coded image signals by a coding processing section 21 is controlled so that the stored data quantity of the buffer memory 3 is always kept within a prescribed range based on the calculation result of the stored data quantity.
そして、この蓄積データ量の算出結果に基づいて、バッファメモリ３の蓄積データ量が所定の範囲内に常に保たれるように符号化処理部２１における符号化画像信号の生成量を制御する。 - 特許庁 - Then, when it is detected that power is supplied in a ROM controller 195b, the ROM controller 195b sets a boot program from the NAND type flash memory 195a to a buffer RAM 187c.
そして、ＲＯＭコントローラ１９５ｂにおいて電源が投入されたことを検出すると、ＲＯＭコントローラ１９５ｂは、ＮＡＮＤ型フラッシュメモリ１９５ａからブートプログラムをバッファＲＡＭ１８７ｃにセットする。 - 特許庁 - Then, when the turn-on of the power is detected by a ROM controller 191b, the ROM controller 191b sets a boot program at a buffer RAM 187c from the NAND flash memory 191a.
そして、ＲＯＭコントローラ１９１ｂにおいて電源が投入されたことを検出すると、ＲＯＭコントローラ１９１ｂは、ＮＡＮＤ型フラッシュメモリ１９１ａからブートプログラムをバッファＲＡＭ１８７ｃにセットする。 - 特許庁 - To provide an information processor in which an application executes a prescribed function by using a secured memory area for easily providing an environment where buffer overrun hardly occurs.
確保されたメモリ領域を用いてアプリケーションが所定の機能を実行する情報処理装置であって、バッファオーバーランが発生しづらい環境を容易に提供することのできる情報処理装置等を提供する。 - 特許庁 - An address management part 12 manages the empty address of a packet buffer memory 14 for every bank, and outputs the empty address of the bank selected from among the bank candidates selected by the BANK avoiding part 15 to the BANK avoiding part 15.
アドレス管理部１２は、パケットバッファメモリ１４の空きアドレスをバンク毎に管理し、ＢＡＮＫ回避部１５によって選択されたバンク候補の中から選択したバンクの空きアドレスをＢＡＮＫ回避部１５に出力する。 - 特許庁 - To provide a buffer memory circuit capable of accelerating a processing speed, reducing the number of parallel processings, performing high integration and preventing the generation of the stagnation of cells even in the case of handling the burst data of ATM cells or the like.
処理速度を向上させて並列処理数を減少させ、高集積化を図るとともに、ＡＴＭセル等のバーストデータを扱う場合にもセルの滞留の発生を防ぐことが可能なバッファメモリ回路を提供する。 - 特許庁 - To prevent data from being discontinuously recorded in a recording medium due to overwrite in a buffer memory during recording of an optical disk having two or more recording layers, and to prevent deterioration of an input signal due to excessive compression.
２層以上の記録層を持つ光ディスクへの記録時に、バッファメモリ内の記録データが上書きされ、記録媒体への記録が不連続になるのを防止し、かつ過度の圧縮による入力信号の劣化を防ぐ。 - 特許庁 - To provide a disk device provided with a data buffer and an error detecting function by means of a CRC (Cyclic Redundancy Check), which can maintain the interchangeability of control software with the disk device which is not added with any CRC without needing any special memory.
データバッファを備え、ＣＲＣによる誤り検出機能を有するディスク装置において、特別なメモリを必要とせず、ＣＲＣを付加しないディスク装置との制御ソフトウェアの互換性を維持できるようにする。 - 特許庁 - The section 111 makes each field processing module 113 in a header processing section 112 start to modify the content of each field 115, so that each field 115 in the buffer memory 106 is processed in a desired order.
ヘッダ処理制御部１１１はバッファメモリ１０６内の各フィールド１１５を所望の順序で処理するようにヘッダ処理部１１２内の各フィールド処理モジュール１１３を起動し、各フィールド１１５の内容を変更する。 - 特許庁 - In this case, since the number of times of data read from and write of data to a memory is less than the case when accessing is made to the transmission buffer section 105 or the like for rewriting data, a time required for rewrite processing can be shortened.
この場合、送信バッファ部１０５等にアクセスして書き換えを行う場合と比べ、メモリからのデータ読み出し／メモリへのデータ書き込みの回数が少なくてすむので、書き換え処理にかかる時間を短縮できる。 - 特許庁 - The printing controlling device consists of a characteristic interference buffer means, and a memory control means and a video control means capable of making a DMA priority and a DMA burst length variable in each of the printing regions/return line periods of time.
特徴的な干渉バッファ手段と、印字領域／帰線期間のそれぞれでＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。 - 特許庁 - A blank frame judger 132 fitted with a check character activates a hit signal S3 in case that it judges that inner image data S1 outputted from an input buffer memory 131 are in blank frames fitted with check characters.
チェックキャラクタ付きブランクフレーム判定部１３２は、入力バッファメモリ１３１から出力された内部画像データＳ１がチェックキャラクタ付きブランクフレームであると判定した場合は、ヒット信号Ｓ３を活性化する。 - 特許庁 - During a time (recording preparation time) before recording to the disk medium becomes ready, compressibility of the photographed image (e.g. bit rate for moving images) is calculated from the storage capacity of a buffer memory and the remaining time of the recording preparation time.
ディスク媒体に記録可能となるまでの時間（記録準備時間）には、バッファメモリの記憶容量と記録準備時間の残り時間に基づいて撮像画像の圧縮率（動画の場合は例えばビットレート）を計算する。 - 特許庁 - The imaging unit uses a slide bar 62 of a composition operating menu 61 to designate a composition start position and a composition end position to each image, reads each image within the designated range from the buffer memory, and applies composite processing to each image.
ここで、合成操作画面６１のスライドバー６２にて前記各画像に対して合成開始位置と合成終了位置を指定可能とし、その指定範囲内の各画像をバッファメモリから読み出して合成処理する。 - 特許庁 - A system controller 9 reads U-TOC information from a disk 1, extracts group information from data, when the data regarding the group information are recorded, and writes the extracted group information to a buffer memory 12.
システムコントローラ９は、ディスク１から、Ｕ−ＴＯＣ情報を読み込み、グループ情報に関するデータが記録されている場合、このデータからグループ情報を抽出し、抽出したグループ情報をバッファメモリ１２に書き込む。 - 特許庁 - The network element units 11 to 18 each has an input part to which packet data are inputted, a buffer memory in which the inputted packet data are stored, and an output part for outputting the stored packet data to the outside.
各ネットワークエレメントユニットは、パケットデータが入力される入力部３１と、入力されたパケットデータを蓄積するバッファメモリ３２と、蓄積されたパケットデータを外部に出力する出力部３３とを有している。 - 特許庁 - A memory transfer routine detection circuit 12 inspects the instruction code and operand code of an instruction sequence stored in an instruction buffer 11, then, detects the combination of instructions expressing data transfer processing in a data cache 29.
メモリ転送ルーチン検出回路１２は、命令バッファ１１に格納された命令列の命令コード及びオペランドコードを検査することにより、データキャッシュ２９内でのデータ転送処理を表す命令の組合せを検出する。 - 特許庁
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