「memory buffer」を含む例文一覧(3203)
＜前へ 1 2 .... 55 56 57 58 59 60 61 62 63 64 65 次へ＞- Reception data 203 read from a reception FIFO memory 202 are compared with the header information of a setting table 205 by a comparator 204, and the priority information of the reception data or the necessary/unnecessary of copy of the data is discriminated by a buffer management part 209 by using the corresponding parameter, and the necessary number of addresses are supplied to a DMA controller 213.
受信ＦＩＦＯメモリ２０２から読み出された受信データ２０３は比較器２０４で設定テーブル２０５のヘッダ情報と比較され、対応するパラメータを用いてバッファ管理部２０９が受信データのプライオリティ情報やそのデータのコピーの要否を判別して、必要な数のアドレスをＤＭＡコントローラ２１３に供給する。 - 特許庁 - The printer controller comprises a CPU (1), a main printer controller (2), a main memory (3) for storing results of writing or code data, a compression/expansion module (4) having a Video control function, a buffer (5) for storing data temporarily in order to Video output at the time of extension printing, and a printer engine (6).
このプリンタコントローラは、ＣＰＵ（１）、メインプリンタコントローラ（２）、描画結果または符号データを格納するためのメインメモリ（３）、圧縮伸長処理を行い、Ｖｉｄｅｏ制御機能をもつ圧縮伸長処理用モジュール（４）、伸長印字時にＶｉｄｅｏ出力するために一時データを保管するためのバッファ（５）、プリンタエンジン（６）とで構成される。 - 特許庁 - An encoding control part 126 controls a bit use amount of encoding processing so as to make a code amount of an output ES to be a proper amount, and instructs a frame skip control part 127 to perform frame skipping for a predetermined period, skipping frames for the predetermined period by on/off of a switching circuit 122 when the code amount exceeds an allowable amount of a buffer memory 124.
符号化制御部１２６は、出力ＥＳの符号量が適正量となるように符号化処理のビット使用量を制御し、符号量がバッファメモリ１２４の許容量を超える場合には、フレームスキップ制御部１２７に所定期間のフレームスキップを指示し、スイッチ回路１２２のオン・オフ制御によってフレームを所定期間スキップさせる。 - 特許庁 - After a buffer layer 11, a channel layer 12, a spacer layer 13, an electron supplying layer 14, and a contact layer 15 are sequentially grown on a substrate 10; the substrate 10 is taken out from the vapor growth apparatus, and a non-alloy contact layer 16 is additionally grown on the contact layer 15 with the other vapor growth apparatus to eliminate adverse effect of the memory effect.
基板１０上にバッファ層１１、チャネル層１２、スペーサ層１３、電子供給層１４、コンタクト層１５を順次成長させた後、その基板１０を気相成長装置から取り出し、他の気相成長装置でコンタクト層１５上にノンアロイコンタクト層１６を別途成長させてメモリー効果の影響を排除するようにしたものでる。 - 特許庁 - An HDD driver acquires a buffer for data transfer as a physical address from memory management (S90), and performs the mount processing of a file system for dividing an HDD into a file system for log recording and a file system for image formation (S91), and divides the HDD into a partition where a file data section is stored and a partition where a file information part is stored.
まず、ＨＤＤドライバは、データ転送用バッファを、メモリ管理から物理アドレスとして取得しておき（Ｓ９０）、その後、ＨＤＤをログ記録用ファイルシステムと画像形成用ファイルシステムとに区分けするファイルシステムのマウント処理を行って（Ｓ９１）、ＨＤＤをファイルデータ部を記憶するパーティションと、ファイル情報部を記憶するパーティションとに区分けする。 - 特許庁 - A sum-of-product computing part 36 reads out a musical sound signal data from a musical sound signal buffer 35, reads out the impulse response coefficient including the corrected impulse response coefficient in the crossfading section, from the correction coefficient memory 34, multiplies the musical sound signal data by the corresponding impulse response coefficient, sums up multiplied results, and outputs a summed-up result.
積和演算部３６は、楽音信号バッファ３５から楽音信号データを読み出し、補正係数メモリ３４からクロスフェード区間における補正されたインパルス応答係数を含むインパルス応答係数を読み出して、楽音信号データと対応するインパルス応答係数とを乗算して、当該乗算結果を累算して、累算結果を出力する。 - 特許庁 - This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.
本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁 - In a moving image processing device 1, a motion detecting/motion compensation processing section 80 as a coprocessor for performing motion detection processing having a large amount of operation is added to a processor 10 for managing the entire coding and decoding of a moving image, and the buffer of a configuration is provided in which addressing is performed for a plurality of memory banks by interleaving.
動画像処理装置１においては、動画像の符号化あるいは復号化処理全般を管理するプロセッサ１０に対し、演算量の多い処理である動き検出処理を行うコプロセッサである動き検出／動き補償処理部８０を付加し、インターリーブによって複数のメモリバンクにアドレッシングされた構成のバッファを備えることとする。 - 特許庁 - When data (AAH) irrelevant to recording data has been stored in a lower address (even address) of head word data of the run length compressed recording data stored in a receiving buffer section 42 (main memory), the irrelevant byte data of the lower address of the word data including the head byte data is nullified by masking to be developed by a decode circuit 28.
受信バッファ部４２（メインメモリ）に格納されているランレングス圧縮された記録データの先頭のワードデータの下位アドレス（偶数アドレス）に記録データとは無関係なデータ（ＡＡＨ）が格納されている場合には、先頭のバイトデータを含むワードデータの下位アドレス（偶数アドレス）の無関係なバイトデータをマスクして無効にしてからデコード回路２８にて展開する。 - 特許庁 - A CPU unit 4 detects a new installation when an auxiliary unit 5 is newly installed during execution of a user program 431; assigns an address corresponding to an order by which the auxiliary unit 5 is detected, to a buffer memory 54 of the newly installed auxiliary unit 5; and starts data transfer with the auxiliary unit 5 on the basis of the user program 431.
ＣＰＵユニット４は、ユーザプログラム４３１の実行中に補助ユニット５が新規装着されたとき、新規装着を検知して、新規装着された補助ユニット５のバッファメモリ５４に当該補助ユニット５の検知順に対応したアドレスを割り付け、当該補助ユニット５との間のユーザプログラム４３１に基づくデータ転送を開始する。 - 特許庁 - In a memory access control circuit, an arbiter 4 (transaction detection means) detects that a transaction from a bus master (the latency sensitive master) which influences the performance by latency has been registered in a queueing buffer 5, and the arbiter 4 (processing sequence change means) processes this transaction prior to transactions queued in advance.
本発明のメモリアクセス制御回路は、アービタ４（トランザクション検知手段）が、レイテンシィによりバフォーマンスに影響を与えるバスマスタ（レイテンシセンシティブなマスタ）からのトランザクションがキューイングバッファ５に登録されたことを検知し、アービタ４（処理順序変更手段）が、当該トランザクションを先行してキューイングされているトランザクションに優先して処理する。 - 特許庁 - The player for playing an information recording disk 2, on which an audio signal and one or more still-pictures associated with the audio signal are recorded as still-picture information for one group, is provided with a still-picture buffer memory 8 having twice as much storage capacity as that of the still-picture information for one group and having first and second storage areas.
オーディオ信号と、それに関連付けられた１枚以上の静止画を１グループ分の静止画情報として記録する情報記録円盤２を再生する再生装置において、前記１グループ分の静止画情報の記憶容量の二倍以上の容量を有し、第一及び第二の記憶領域を有する静止画バッファメモリ８を設ける。 - 特許庁 - When an underrun is detected, recording is temporarily interrupted at the latter half part (point (B)) of the second sync frame 42 from the head of an ECC block 30, and data from the first half part (point (A)) of the second sync frame 42 from the head of the ECC block 30 to timing (point (C)) when the underrun is detected are stored in the buffer memory.
アンダーランが発生したことを検出したときには、ＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の後半部分（点（Ｂ））で記録を一時的に中断し、バッファメモリ内にはＥＣＣブロック３０の先頭から２番目のシンクフレーム４２の前半部分（点（Ａ））からアンダーランを検出したタイミング（点（Ｃ））までのデータを蓄積しておく。 - 特許庁 - This device comprises an error determination means 8 determining, in the event of an error in recording of data in the buffer memory 7 and the storage medium 14, this error, and an announcement means 15 recording, based on the determination of the error by the error determination means 8, this effect in the storage medium 14 to announce the occurrence of error at the time of reproduction.
バッファメモリ７及び記録媒体１４においてデータを記録することにエラーが生じる際にそのエラーを判定するエラー判定手段８と、エラー判定手段８がエラーの生じた旨を判定したことに基づいて、その旨を記録媒体１４に記録して再生時にエラーがあったことを報知するための報知手段１５を備えて構成した。 - 特許庁 - In the motion vector detection circuit, within reference image data DAT2 read out of a reference image data memory 3 in order to calculate a differential absolute value with present image data DAT1, an image block of 8 pixels×8 lines of an encode target and reference image data DAT3 of 10 pixels×10 lines containing its peripheral one pixel are stored in a neighboring reference image data buffer 10.
現在画像データＤＡＴ１との差分絶対値を算出するために参照画像データメモリ３から読み出した参照画像データＤＡＴ２の内で、符号化対象の８画素×８ラインの画像ブロックとその周囲１画素を含む１０画素×１０ラインの参照画像データＤＡＴ３を近傍参照画像データバッファ１０に格納しておく。 - 特許庁 - The data processing device comprises a central processor for transmitting a signal CCLK to a coprocessor if a coprocessor type instruction is decoded, the coprocessor for decoding the coprocessor type instruction upon receipt of the signal CCLK and the loop buffer for receiving instructions within a loop from a program memory and storing the instructions within the loop when the coprocessor decodes a loop operation from the coprocessor type instruction.
データ処理装置は、もし、コプロセッサタイプ命令がデコーディングされれば、コプロセッサに信号ＣＣＬＫを伝達する中央処理装置と、信号ＣＣＬＫの受信によりコプロセッサタイプ命令をデコーディングするコプロセッサと、ループ内の命令をプログラムメモリから受け取り、コプロセッサがコプロセッサタイプ命令からループ動作をデコーディングする時に、ループ内の命令を貯蔵するループバッファと、を含む。 - 特許庁 - The performance determination testing medium having a recorded area 102 and an unrecorded area 103 is used, performance determination testing data is read from the recorded area 102 in the performance determination testing of the information recording/reproducing device, and the data is temporarily stored in a buffer memory, whereby the performance testing is carried out without making any performance determination test data in the information recording/reproducing device.
既記録領域１０２と未記録領域１０３とを有する性能判定試験媒体を用い、情報記録再生装置の性能判定試験時に既記録領域１０２から性能判定試験データを読み出し、該データをバッファメモリに一時的に格納することで、情報記録再生装置内で性能判定試験データを作成することなく性能判定試験を実行する。 - 特許庁 - In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.
セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁 - The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.
複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁 - The apparatus for adjusting the slew rate includes, in a semiconductor memory device, a slew rate control signal generation part for outputting a plurality of slew rate control signals through combining control codes applied from the outside in response to a command signal applied from the outside, and a data output buffer for adjusting the slew rate of input data signal by using the slew rate control signal.
本発明のスルーレート調節装置は、半導体記憶装置において、外部から印加される命令信号の制御を受けて、外部から印加される制御コードを組み合わせて複数のスルーレート制御信号を出力するためのスルーレート制御信号発生部と、前記スルーレート制御信号を利用して、入力されるデータ信号のスルーレートを調節できるデータ出力バッファとを備える。 - 特許庁 - In the case of applying hierarchical sharing for a transport stream TS signal used for a digital broadcast to the TS signal in the MPEG 2 format by a PID filter 1, a hierarchical information discrimination/control 12 analyzes hierarchical information data to optionally designate data written from a memory 9 to a PSI/SI hierarchical buffer 13 and adjusts the data quantity.
ＰＩＤフィルタ１により、ＭＰＥＧ２フォーマットのＴＳ信号（トンスポートストリーム信号）を、ディジタル放送で使用されるＴＳ信号における階層振分けを行うに際し、階層情報判別・制御１２によって階層情報データを解析し、メモリ９からＰＳＩ／ＳＩ階層バッファ１３に書込むデータを任意に指定し、かつそのデータ量を調整するようにする。 - 特許庁 - The memory controller 33 divides a frame buffer 34 into a plurality of areas according to the selected display mode, writes an image corresponding to a prescribed area of the divided areas and supplied from an image processing part 32 in synchronism with the synchronizing signal supplied from the synchronization signal control part 37 and reads out an image stored in the other prescribed region in the divided regions.
メモリコントローラ３３は、選択された表示モードに応じて、フレームバッファ３４を複数の領域に分割して、同期信号制御部３７から供給される同期信号に同期して、分割された領域の所定の領域に対する画像処理部３２から供給された画像の書き込み、および、分割された領域の他の所定の領域に記憶されている画像の読み出しを行う。 - 特許庁 - This video display device is equipped with a display part which is composed of a plurality of modules 4 and a buffer memory 13 and a control part 14 which generate a plurality of unit display data by dividing image display data by bytes and transmit the respective pieces of unit display data to the respective modules 4 in order by switching modules 4 at transmission destinations by the pieces of unit display data.
本発明の映像表示装置は、複数のモジュール４で構成される表示部と、画像表示データを１バイト毎に分割することにより複数の単位表示データを作成し、当該単位表示データ毎に送信先のモジュール４を切り替えて順次、各単位表示データを各モジュール４に対して送信させる、バッファメモリ１３と制御部１４とを備えている。 - 特許庁 - A receiving buffer 10 is divided into plural areas, parallel- processes the printing data supplied by different personal computers for example, outputs image data to the area corresponding to image page memory 12 constituted in the plural areas as well, and conducts an efficient printing process by parallel-processing the printing data even when the printing data with small capacity are supplied for example.
受信バッファ１０は複数のエリアに分割され、例えば異なるパーソナルコンピュータから供給される印刷データを並列処理し、同様に複数のエリアで構成される画像ページメモリ１２の対応するエリアに画像データを出力し、並列に処理することによって、例えば小容量の印刷データが供給された場合でも効率よい印刷処理を行う構成である。 - 特許庁 - An address space composed of an address including a termination character to be used to determine a processing end is properly generated on the basis of hardware information of a computer, and an address of a system function to be protected from illegal use is allocated to the address space to thereby prevent rewriting by buffer overflow and maintain security without deteriorating speed performance and increasing memory consumption.
処理の終了判定に利用される終端文字を含むアドレスで構成されるアドレス空間を、コンピュータのハードウェア情報に基づいて適切に生成し、不正利用から守りたいシステム関数のアドレスを、前記アドレス空間に割り当てることにより、速度性能の低下やメモリ消費量の増加を招くことなく、バッファオーバフローによる書換えを防止しセキュリティを維持することができる。 - 特許庁 - A random number generation circuit 2 which shows a transitional response up to generation of random numbers is activated from an initial state by applying a random number generation activation signal 10 just after a reset signal 9 thereto to start random number generating operation, and fetches output data to a buffer memory 6 at a time after an end signal 15 set by an operation time setting signal 13.
リセット信号９の直後の乱数発生起動信号１０が印加されることにより、乱数を発生するまでに過渡的応答を示す乱数発生回路２は、初期状態から起動して乱数発生の動作を開始し、動作時間設定信号１３により設定される終了信号１５後のタイミングでその出力データをバッファメモリ６に取り込む。 - 特許庁 - The original imaging apparatus 1 displays thumbnail pictures of each of page data stored in a second buffer memory 7 on a display apparatus 15 as a list, and a user applies an operation to any of the thumbnail pictures displayed on the display apparatus 15 as a list to update page data corresponding to the thumbnail picture data into page data operated by the same operation contents as those applied to the thumbnail picture.
原稿撮像装置１では、第２のバッファメモリ７に格納されている各ページデータのサムネイル画像を表示装置１５に一覧表示し、表示装置１５に一覧表示されているサムネイル画像のいずれかを操作し、このサムネイル画像データに対応するページデータを、このサムネイル画像に対して行われた操作内容と同じ操作内容で操作されたページデータに更新する。 - 特許庁 - The data recording/reproducing device 100 is provided with a general input/output interface part (ATA) 102 and an exclusive input/output interface part 101 and constituted so as to directly interface AV stream data with an AV information compressor 112 or an AV information expander 113 connected to the exclusive input/output interface part 101 while buffering the data in the buffer memory 103.
データ記録再生装置１００は、汎用入出力インタフェース部（ＡＴＡ）１０２に加え、専用入出力インタフェース部１０１を備え、バッファメモリ１０３でバッファリングしながら、専用入出力インタフェース部１０１に接続された、ＡＶ情報圧縮器１１２又はＡＶ情報伸張器１１３とＡＶストリームデータを直接インタフェースできる構成を有している。 - 特許庁 - The figure drawing device comprises a vertex shader 300 to perform processing of vertex data, a viewport clipping circuit 301, a setup circuit 302, a rasterizer 303, a texture memory 305 to store texture data, a frame buffer 306 to store pixel data, and a multithread shader 304 to generate pixel threads of a pixel unit by accessing the pixel data and the texture data, to perform parallel processing.
図形描画装置は、頂点データを処理する頂点シェーダ３００と、ビューポートクリッピング回路３０１と、セットアップ回路３０２と、ラスタライザ３０３と、テクスチャデータを保存するテクスチャメモリ３０５と、ピクセルデータを保存するフレームバッファ３０６と、ピクセルデータとテクスチャデータにアクセスしてピクセル単位のピクセルスレッドを生成して並列処理するマルチスレッドシェーダ３０４とを備えている。 - 特許庁 - A P picture interval determination/control means 3 determines the interval of either P picture or I picture by either an amount of motion vector information from a motion compensation predicting means 16 and a amount of DCT coefficient information from a buffer 9, or image characteristic parameters from an image characteristics computing means 2 to read the frame for coding from the memory 1.
Ｐピクチャー間隔判定／決定部３は、動き補償予測部１６からの動きベクトル情報、動き補償予測部１６からの動きベクトル情報量及びバッファ９からのＤＣＴ係数情報量、又は画像特性演算部２からの画像特性パラメータのいずれかにより、Ｐピクチャー又はＩピクチャーの間隔を決定し、メモリ１から符号化のためのフレームを読み出す。 - 特許庁 - The ink jet recorder for recording an image on a recording medium using a recording head having a plurality of ink ejection openings comprises a recording medium carrier, a carriage for moving a recording head in the direction of scanning line, and a buffer memory for storing recording data wherein switching is made between bi-directional printing and uni-directional printing at any time depending on the print data.
複数のインク吐出口を有する記録ヘッド用いて記録媒体に画像を記録するインクジェット記録装置であって、記録媒体を搬送する搬送装置と、記録ヘッドを走査線方向へと移動させるキャリッジと、記録データを蓄積するバッファメモリとを有し、印刷データに応じて双方向記録と片方向記録を随時切り換える事を特徴とする。 - 特許庁 - A control circuit 6 controls a writing point for making data demodulated through a demodulator circuit 3 in the ring buffer memory 5 store, a reproducing point for reading data resulting from error-correction processing by the error-correction circuit 9, a reproducing point for indicating a position of data applied to the error-correction circuit 9, and a writing point for writing output data from the error-correction circuit 9.
制御回路６は、リングバッファメモリ５の、復調回路３で復調されたデータを記憶させる書き込みポイント、誤り訂正回路９により誤り訂正処理がなされたデータを読み出す再生ポイント、誤り訂正回路９に供給するデータの位置を表す再生ポイント、および誤り訂正回路９からの出力データを書き込む書き込みポイントを制御する。 - 特許庁 - To make needles flow of through current preventable by performing amplifying operation keeping an indefinite potential in a sense amplifier as it is, in a memory circuit performing such control that an output buffer is connected directly to a sense amplifier circuit, the sense amplifier circuit is utilized as an output data latch, and the sense amplifier circuit is brought into an operation state even at the time of other than read-out.
センスアンプ回路に直接出力バッファを接続して、センスアンプ回路を出力データラッチとして利用し、データ読出し時以外にもセンスアンプ回路を動作状態とするような制御を行なう方式のメモリ回路において、センスアンプ回路が不確定な電位のまま増幅動作することによって不要な貫通電流が流れるのを防止できるようにする。 - 特許庁 - In the case a constraint takes place for memory capacity and power capacity utilizable in decoding processing and resolution at a display destination is limited, an interruption processing part 32 stops decoding processing halfway, extracts the image on the intermediate hierarchy obtained at that time, from the frame buffer 22, performs image processings such as scaling, as necessary, and uses the image subjected to the image processing as a final decoded image DI.
復号処理に利用できるメモリ容量や電力容量に制約が生じる場合や表示先の解像度に限界がある場合に、中断処理部３２は復号処理を途中で打ち切り、その時点までに得られる中間階層の画像をフレームバッファ２２から抽出し、必要に応じてスケーリングなどの画像処理を施して最終的な復号画像ＤＩとして用いる。 - 特許庁 - In the image compander which inputs image data or outputs compressed code data in compressing and expanding an image, the data to be inputted or outputted are expressed by using a frame descriptor and a buffer descriptor, and these descriptors are applied to a DMA (direct memory access) controller 4, thereby automatically adjusting input/output of the data into/from an image compander circuit 2.
画像の圧縮伸張を行う際にイメージデータの入力または圧縮コードデータの出力をおこなう画像圧縮伸張装置において、この入力または出力のデータをフレームディスクリプタおよびバッファディスクリプタを用いて表現し、これらのディスクリプタをＤＭＡコントローラ４へ適用することによって、自動的に画像圧縮伸張回路２へのデータ入出力を調整する。 - 特許庁 - An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.
ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁 - The buffer memory where variable-length frame data are written and read has one plane whose size is larger than a maximum size of received frame data for each channel, and the size larger than the maximum size of the frame data is the total of the maximum size of the frame data and a size to which new frame data can be received while frame data having been received are read out.
可変長のフレームデータの書き込み及び読み出しが行われるバッファメモリにおいて、チャネル毎に、受信されるフレームデータの最大サイズよりも大きなサイズの面を一面ずつ備え、フレームデータの最大サイズよりも大きなサイズは、フレームデータの最大サイズと受信完了したフレームデータを読み出す間に新たなフレームデータを受信可能なサイズとの合計サイズとすることを特徴とする。 - 特許庁 - The image data which are taken by an imaging means of a capsule body 3 in the organism and stored in a frame memory 15e are compressed and stored in a buffer 15f, divided into a plurality of divided compressed image data 15g, made into packet data 15h of further smaller data amount, added with an error correction code 15i, and modulated and wirelessly transmitted.
生体内のカプセル本体３の撮像手段により撮像され、フレームメモリ１５ｅに格納された画像データは圧縮されてバッファ１５ｆに格納され、さらに複数の分割圧縮画像データ１５ｇに分割された後、よりデータ量の小さいパケットデータ１５ｈにされると共に、誤り訂正符号１５ｉが付加された後、変調されて無線で伝送される。 - 特許庁 - An output control circuit 21 converts a matching error data pattern to the corresponding normal data pattern by comparing sent-out data inputted to a buffer 18 with error pattern data in the pattern memory 17 by a pattern check circuit 19 and sends them from a data output signal line 25, and also sends a control signal indicating that from a control signal line 26 at the same time.
出力制御回路２１は、パターンチェック回路１９によるバッファ１８に入力された送出データとパターンメモリ１７内のエラーデータパターンとの比較により、一致したエラーデータパターンを、対応した正常データパターンに変換してデータ出力信号線２５から送出すると共にその旨を表す制御信号も同時に制御信号線２６から送出する。 - 特許庁 - This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation.
本発明は一般に、ＩＢＭ ＥＳＡ／３９０やＲＳ／６０００システムなどの、共用メモリ・マルチプロセッサ・システムに関し、特に、複数のＣＰＵの間で、第２レベルの変換索引バッファ（ＴＬＢ２）を共用することにより性能を向上し、仮想／絶対アドレス変換の結果をバッファリングするために必要とされるチップ面積を低減する方法及びシステムに関する。 - 特許庁 - Efficient constant bit rate(CBR) control is attained where the buffer memory capacity is relaxed by using an algorithm based on a mixture of information relating to the preceding analysis of only several slices (GOS) of the entire pictures at present and/or the preceding analysis of a single slice of a preceding picture and of information relating to actual encoding data of the entire preceding pictures.
本発明によれば、現在の全体的なピクチャのうちの僅かに数個のスライス(ＧＯＳ)の事前分析及び／又は先行するピクチャの１個のスライスの事前分析に関する情報と先行する全体的なピクチャの実際のエンコーディングデータに関する情報との混合に基づくアルゴリズムを使用することにより、バッファメモリ容量条件を減少させた効率的な定ビットレート(ＣＢＲ)制御を実現することが可能である。 - 特許庁 - The apparatus for transmitting data in a communication system includes a buffer descriptor (BD) generator for generating a BD referencing constituent elements constituting second type data, if there is first type data to be transmitted, and a direct memory access (DMA) controller for controlling the apparatus so as to generate the second type data from the first type data according to the BD and to transmit the generated second type data.
本発明は、通信システムにおけるデータ送信装置であって、送信する第１のタイプのデータが発生すると、第２のタイプのデータを構成する構成エレメントを参照してバッファディスクリプタ(ＢＤ)を生成するＢＤ生成器と、第１のタイプのデータをＢＤに対応して第２のタイプのデータとして生成して送信するように制御する直接メモリ接続(ＤＭＡ)制御器と、を含むことを特徴とする。 - 特許庁 - When receiving electronic mail from a communication part 5, a control part 1 temporarily stores the electronic mail in a buffer BF, and determines whether or not the attached file of the electronic mail satisfies prescribed conditions for reducing the attached file, and when the conditions are satisfied, reduces the size of the attached file, and stores the reduced attached file with the electronic mail in a memory MB.
制御部１は、通信部５から電子メールを受信した際に、この電子メールをバッファＢＦに一時的に格納すると共に、この電子メールの添付ファイルがそれを縮小するための所定の条件を満たしているか否かを判別し、その条件を満たしている場合には、この添付ファイルのサイズを縮小するほか、この縮小後の添付ファイルを当該電子メールと共にメモリＭＢに記憶する。 - 特許庁 - This device has a first signal buffer receiving an address control signal and generating an address control signal stored temporarily, a mode detecting circuit receiving the address control signal stored temporarily and generating a burst control signal, and a core access trigger circuit receiving the burst control signal and generating a core access signal used for starting core access for burst mode operation of the memory device.
本発明の装置は、アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファと、一時的に記憶されたアドレス制御信号を受け、バースト制御信号を生成するモード検出回路と、バースト制御信号を受け、記憶装置のバーストモード動作用のコア・アクセスを開始させるため使用されるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、を有する。 - 特許庁 - A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal.
本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。 - 特許庁 - To obtain a semiconductor storage device in which a conventional circuit easily prevents malfunction such as output noise and latch data break, output delay, etc., due to the data lines of a reading system from a pair of bit lines to an output buffer being influenced by the noise generated by the operation of a peripheral circuit without adding an unnecessary control circuit and an unnecessary layout for noise measurement and deterioration of a memory circuit.
余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。 - 特許庁 - This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory.
出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。 - 特許庁 - While a bit line is pre-charged by two different voltage being the exact opposite each other having a first voltage value and a second voltage value, read-out can be performed in a memory cell, two voltage values obtained in this case are attained by enabling buffer to a first or a second capacitor respectively before these two voltage values are supplied to an evaluator to be compared.
上記課題は、本発明によれば、ビットラインが２つの互いに異なる正反対の電圧に第１の電圧値及び第２の電圧値によってプリチャージされている間に、メモリセルは次々に読み出し可能であり、この場合に得られる２つの電圧値は、これら２つの電圧値が互いに比較されるために評価器に供給される前に、それぞれ第１の乃至は第２のキャパシタンスにバッファ可能であることによって解決される。 - 特許庁 - A node device determines the number of other node devices to be connected for acquiring prescribed content data, and inquires a management device which manages locations of node devices, to acquire the determined number of network address information for connection and acquires a plurality of partial data and reproduces them in accordance with a reproduction order while storing them into a buffer memory.
ノード装置は、所定のコンテンツデータを取得するために接続対象となる他のノード装置の数を決定し、ノード装置の所在を管理している管理装置に問い合わせることにより、接続するためのネットワークアドレス情報を、決定数分取得し、該ネットワークアドレス情報に基づいて他のノード装置に接続し、前記複数の部分データの夫々を、分散して取得し、バッファメモリに蓄積させつつ再生順序にしたがって再生させる。 - 特許庁 - When HDD firmware for update transferred, for example, from a host computer 13 is received by a host I/F 20 and stored in a buffer area of a program memory 25, a CPU 23 in the disk controller 11 specifies an HDD to be the object of firmware update according to update object disk device information attached to the firmware and stores the HDD firmware for update in a firmware storage area 26 of the HDD.
ディスク制御装置１１内のＣＰＵ２３は、例えばホスト計算機１３から転送された更新用のＨＤＤファームウェアがホストＩ／Ｆ２０で受信されて、プログラムメモリ２５のバッファ領域に格納されると、当該ファームウェアに付されている更新対象ディスク装置情報に従って、ファームウェア更新の対象となるＨＤＤを特定し、そのＨＤＤのファームウェア保存領域２６に更新用のＨＤＤファームウェアを保存する。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
