「output data buffer」を含む例文一覧(883)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 17 18 次へ＞- To provide a data buffer circuit that does not cause skew at a data output even when a power supply VDDQ for a data output is different from a power supply VDDP used in an internal circuit.
データ出力のための電源ＶＤＤＱと、内部回路において使われる電源ＶＤＤＰとが異なる場合にもデータ出力時のスキューを生じないデータバッファ回路を提供すること。 - 特許庁 - A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.
第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁 - A second holding state acquisition means 1c acquires the second holding state of the buffer 2a from the output state of the data of a data output means 1a and the credit information of the data from a switch control unit 2.
第２の保持状況取得手段１ｃは、データ出力手段１ａのデータの出力状況、スイッチ制御部２からのデータのクレジット情報から、バッファ２ａの第２の保持状況を取得する。 - 特許庁 - The voice guide device 10 is also equipped with a voice re-output switch 14 by which a user selects voice data requiring voice re-output among the voice data stored in the voice data buffer 12.
また、音声案内装置１０は、音声データバッファ１２に記憶されている音声データのうち、ユーザが再度音声出力の必要な音声データを選択する音声再出力スイッチ１４を備えている。 - 特許庁 - An output processing part 17 abandons invalid data such as 'null' in the character code stored in the buffer memory 16 and outputs only valid data for the portion of the valid number of characters as output data OUT.
出力処理部１７において、バッファメモリ１６に格納された文字コードの内の「空白」等の無効データが廃棄され、有効文字数分の有効データのみが出力データＯＵＴとして出力される。 - 特許庁 - In the case of an excessive jitter which causes the overflow of the data storage quantity in the main buffer means, output of a write clock to the main buffer means and output of a read clock to the auxiliary buffer means are halted to absorb the jitter by the auxiliary buffer means.
そして、主バッファ手段のデータ蓄積量がオーバーフローするような過大なゆらぎに対しては、主バッファ手段への書き込みクロックの出力停止と、補助バッファ手段への読み出しクロックの出力停止により、補助バッファ手段でゆらぎの吸収を行うようにする。 - 特許庁 - A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.
ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁 - The data control position determination part 204 determines a reading position in the receiving buffer 103 in order to reproduce and output the contents data which is buffered by the receiving buffer 103 by a content data reproduction part 209.
データ制御位置決定部２０４は、受信バッファ１０３にバッファリングしているコンテンツデータをコンテンツデータ再生部２０９により再生出力するために受信バッファ１０３における読出位置を決定する。 - 特許庁 - In the case of transfer of audio data from the audio data output device to the host, control of data transfer relating to a transmission buffer and a recording buffer and control of a transmission part and the processing part are performed by control of a recording control part.
オーディオ出力装置からホストへのオーディオデータの転送の場合は、録音制御部の制御により送信バッファおよび録音バッファに係るデータ転送の制御と、送信部および処理部の制御を行う。 - 特許庁 - Data transmission buffer addresses 40 and data reception buffer addresses 41 prepared for data transmission reception are not prepared for a conventional channel program 21 but given to an input output device 30 as a table.
データ送受信のために複数個用意されるデータ送信バッファアドレス４０及びデータ受信バッファアドレス４１を、従来のチャネルプログラム２１に用意するのではなく、テーブルとして入出力装置３０に与えておく。 - 特許庁 - The input and output device 4 stores data received from the computer 2 in an active system computer output data receiving buffer 48, stores data received from the computer 3 in a standby system computer output data receiving buffer 49, and outputs data stored in at least either of the buffers to the external apparatuses 6 and 7.
また，入力装置４は，稼動系計算機２から受信したデータは稼動系計算機用出力データ受信バッファ４８に格納し，待機系計算機３から受信したデータは待機系計算機用出力データ受信バッファ４９に格納し，少なくともいずれか一方に格納されたデータを外部機器６，７に出力する。 - 特許庁 - The data synchronizing unit synchronizes the first data output from the input buffer unit with an output clock signal in response to the input clock signals and the first data enabling signals and outputs synchronized data as second data and second data enabling signals in response to each of the first data enabling signals.
データ同期化部は入力クロック信号と第１データイネーブル信号とに応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。 - 特許庁 - A semiconductor memory device 1 includes a first memory 10 having a first buffer 12 that receives a first clock and performs input/output of data and a second memory 20 having a second buffer 22 that performs input/output of data.
半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。 - 特許庁 - A multiplying part 143 multiplys the data K by the data SDa to generate adjusted synthesized voice data SDb with gain adjusted, and the data SDb are stored in the output buffer 15.
乗算部１４３は係数データＫと合成音声データSDaとを乗算して、利得を調整した調整済合成音声データSDbを生成し、これを出力バッファ１５に格納する。 - 特許庁 - In timing to the output of 2nd data from the device 3, the 1st data is outputted from the buffer 2 to a high-order data bus and the two pieces of data are written to a memory 4 at the same time.
デバイス３からの２回目のデータの出力に合わせて、バッファ２から上位データバスに１回目のデータが出力され、２つのデータが同時にメモリ４に書き込まれる。 - 特許庁 - A data communication apparatus adjusts the timing of the operation of data processing of a CODEC section 31 and a MODEM section 23 which carry out output processing of the jitter buffer 35 and processing of data sequentially outputted from the jitter buffer 35 in accordance with the amount of stored data in the jitter buffer 35 which temporarily stores data obtained from the received voice packet.
受信した音声パケットから得られたデータを一時的に蓄積するジッタバッファ３５の蓄積データ量の大小に応じて、このジッタバッファ３５の出力処理、並びにこのジッタバッファ３５から順次出力されるデータを処理するコーデック部３１及びモデム部２３のデータ処理の動作タイミングを調整するものとした。 - 特許庁 - The node proxy buffer controls input and output of the data packet in the node proxy buffer so that a predetermined queue length of the stored data packet can be held in a "connection state", and it controls to delay a predetermined time, and output the data packet from the node proxy buffer in the "breakdown state".
ノードプロキシバッファは、「接続状態」である場合、蓄積されたデータパケットの所定キュー長が保持されるように、ノードプロキシバッファにおけるデータパケットの入力及び出力を制御し、「切断状態」である場合、所定時間だけ遅延させて、ノードプロキシバッファからデータパケットを出力するように制御される。 - 特許庁 - The control circuit controls the order and the number of times of inputting/outputting data between the buffer memory and the random data input/output circuit.
制御回路は、バッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整する。 - 特許庁 - The control circuit controls the order and the number of times of inputting/outputting data between the buffer memory and the random data input/output circuit.
制御回路は、バッファメモリとランダムデータ入出力回路との間に入出力されるデータの順序と回数とをセクタ単位に調整する。 - 特許庁 - The content data saved in the write buffer 50 is re-output to an accumulation unit 80 and the content data is rewritten to the flash memory 81.
そして、書き込み用バッファ５０に保存された素材データを、蓄積部８０へ再出力させ、素材データをフラッシュメモリ８１へ再書き込みする。 - 特許庁 - The transmission data generation part 11 generates data data1 and a clock clock1 to be transmitted and outputs them to the output buffer part 12A.
送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ａへ出力する。 - 特許庁 - A Write/Read pointer generating part 41 generates a Write pointer for writing data into the data output buffer and a Read pointer for reading out data.
Ｗｒｉｔｅ／Ｒｅａｄポインタ生成部４１は、データ出力バッファにデータを書き込むためのＷｒｉｔｅポインタ、データを読み出すためのＲｅａｄポインタを生成する。 - 特許庁 - A trace data input/output state analysis part 140 selects types of trace data 101 in the decreasing order of priority based upon free capacity 102 of a trace data buffer 120.
トレースデータ入出力状況分析部１４０は、トレースデータバッファ１２０の空き容量１０２に基づいて、トレースデータ１０１の種類を優先度の高い順に選択する。 - 特許庁 - A waveform chart data buffer 19 synchronizes the output of the auscultatory sound based on the measurement data of the cardiac sound and the display of the waveform chart based on the measurement data of the biological information.
波形図データバッファ１９は、心音の測定データに基づく聴診音の出力と生体情報の測定データに基づく波形図の表示とを同期化する。 - 特許庁 - The memory device further includes a control circuit which controls so that the output of the buffer memory is input to at least one of the buffer memory and the driver through the data selection circuit or neither of the buffer memory nor the driver through the data selection circuit, in response to the selection of inputting to the buffer memory by the data selection circuit.
さらに、データ選択回路によるバッファメモリへ入力の選択に対応して、バッファメモリの出力は、データ選択回路を介した該バッファメモリ及びドライバの少なくとも一方の入力として、または、データ選択回路を介した該バッファメモリ及びドライバのいずれにも入力しないように制御する制御回路を有する。 - 特許庁 - In an LDPC-decoding part 11, LDPC decoding processing is performed on each code frame, and the data of a decoding result are sequentially output to an LDPC output buffer 12.
LDPC復号部１１においては、各符号フレームを対象としてLDPC復号処理が行われ、復号結果のデータがLDPC出力バッファ１２に順次出力される。 - 特許庁 - The output buffer 70 receives a data signal DOc, with a timing adjusted by the timing adjustment circuit 50 and an output permission signal OEc.
出力バッファ７０は、タイミング調整回路５０によってタイミング調整されたデータ信号ＤＯｃおよび出力許可信号ＯＥｃを受ける。 - 特許庁 - To obtain a semiconductor integrated circuit in which an output resistance value of an output buffer circuit is controlled to a predetermined value at all times without reducing data transmission quality.
データ伝送品質を落とさず、出力バッファ回路の出力抵抗値を常に所定の値になるように制御する半導体集積回路を得る。 - 特許庁 - To provide a semiconductor memory capable of holding stable data output timing without depending on the adjustment of the current driving capacity of an output buffer.
出力バッファの電流駆動能力の調整によらず、安定したデータ出力タイミングの保持が可能な半導体記憶装置を提供する。 - 特許庁 - The control part switches reproduction between an interested program and a digest of a program broadcast, at the same time, on a different channel by switching screen output and controlling a buffer for output data.
制御部は、画面出力の切り替えや出力データ用のバッファの制御などにより、表番組と裏番組ダイジェストの再生を切り替える。 - 特許庁 - Selection information is included in the parallel output enable clocks and makes it easy to multiplex some different data paths into a single output buffer.
これらの並行な出力イネーブルクロックの中には選択情報が組込まれ、いくつかの異なったデータ経路の単一出力バッファへの多重化を容易にする。 - 特許庁 - An interrupt signal generation part 26 generates a buffer empty signal when the audio data are output from a buffer in the ring buffer 30, and the buffer becomes empty, and thins down the buffer empty signals in accordance with a sampling frequency of audio, and then feeds the resultant signal to the CPU 10.
割り込み信号生成部２６は、リングバッファ３０内のあるバッファからオーディオデータが出力され、そのバッファが空きになると、バッファ空き信号を生成し、オーディオのサンプリング周波数に応じてバッファ空き信号を間引いた上で割り込み信号線を介してＣＰＵ１０に供給する。 - 特許庁 - The system includes a flash memory (a cell array), a buffer memory, a random data input/output circuit, and a control circuit.
本発明に従うフラッシュメモリ（セルアレイ）と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。 - 特許庁 - The line buffer block can temporarily save the rearranged pixel data output from the rotation block.
前記ラインバッファブロックは、前記ローテーションブロックから出力される再配列されたピクセルデータを臨時に保存することができる。 - 特許庁 - A buffer 13B sequentially stores and reads out in order image data signals output from the input processing section 11B.
バッファ１３Ｂは、入力処理部１１Ｂから出力された画像データ信号を順次記憶して順番に読み出す。 - 特許庁 - This system includes a flash memory (a cell array), a buffer memory, a random data input/output circuit, and a control circuit.
本発明に従うフラッシュメモリ（セルアレイ）と、バッファメモリと、ランダムデータ入出力回路と、そして制御回路と、を備える。 - 特許庁 - A decoding part 7 receives the packets from the buffer 6 to be decoded, and it transfers data to an output part 8.
復号化部７は、ゆらぎ吸収バッファ６からパケットを受け取り、復号化した後、出力部８へデータを渡す。 - 特許庁 - The buffer circuit 3 outputs the signals held by the latch circuit 2 as output data OUT and OUTB.
バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 - 特許庁 - An output image data generator is equipped with a buffer memory 26 which stores once a part of an inputted original image data, and an interpolation computing part 27 which generates the picture element data of an interpolating picture element by interpolating computation based on the original image data stored in the buffer memory 26.
入力される元画像データの一部を一時記憶するバッファメモリ２６を備えるとともに、バッファメモリ２６に記憶されている元画像データに基づいて、補間画素の画素データを補間演算によって生成する補間演算部２７を備える。 - 特許庁 - An image processing circuit 111 which is mounted on a printer controller and converts input image data having grayscale values by pixels into output image data, includes an input raster buffer 102, a cell segmentation control unit 202, a cell buffer 203, a cell screen processing unit 204, a raster buffer write control unit 211, a raster buffer readout control unit 212, and an output raster buffer 213.
プリンタコントローラに搭載し、画素ごとに階調値を持つ入力画像データを出力画像データに変換する画像処理回路１１１において、入力ラスタバッファ２０１と、セル切り出し制御部２０２と、セルバッファ２０３と、セルスクリーン処理部２０４と、ラスタバッファ書き込み制御部２１１と、ラスタバッファ読み出し制御部２１２と、出力ラスタバッファ２１３と、を有する。 - 特許庁 - A master flip-flop section 2 selects whether to output the data signal from the input buffer section 1 or to retain the data signal being output in response to second control clocks N1 and N2.
マスタフリップフロップ部２は、第２制御クロックＮ１、Ｎ２に応じて入力バッファ部１からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択する。 - 特許庁 - An input/output switching block 22 mixes and outputs inputted data to a D/A converter 12 and also stores the output of the A/D converter 21 in a data buffer 26.
入出力切換ブロック２２は入力されるデータをミキシングしてＤ／Ａ変換器１２へ出力すると共に、Ａ／Ｄ変換器２１の出力をデータバッファ２６へ記憶させる。 - 特許庁 - An output buffer 30 temporarily accumulates PCM data output from the decoder 20 and outputs the accumulated PCM data at a prescribed average transfer speed to a digital amplifier 40.
出力バッファ３０は、デコーダ２０から出力されるＰＣＭデータを一時的に蓄積し、蓄積したＰＣＭデータを所定の平均転送速度でディジタルアンプ４０に出力する。 - 特許庁 - An input buffer section 1 selects whether to output an input data signal DATA or to output a high-impedance (Hi-Z) signal in response to first control clocks N3 and N4.
入力バッファ部１は、第１制御クロックＮ３、Ｎ４に応じて、入力データ信号ＤＡＴＡを出力するか、ハイインピーダンス（Ｈｉ−Ｚ）信号を出力するかを選択する。 - 特許庁 - A buffer 14 stores the coded data DC and an output unit 15 outputs the stored coded data DC as an output signal DTout at a specified bit rate.
符号化データＤＣをバッファ部１４に蓄えて、この蓄えられた符号化データＤＣを出力部１５から所定のビットレートで出力信号ＤＴｏｕｔとして出力する。 - 特許庁 - Then, by replacing the B picture data with the skip B picture data on the basis of a verification result by a vbv buffer, the amount of data of a bit stream output outputted from a coded data output section 6 can be adjusted.
そして、ｖｂｖバッファによる検証結果に基づいて、ＢピクチャデータをスキップＢピクチャに置き換えることで、符号化データ出力部６から出力されるビットストリーム出力のデータ量を調整することが可能になる。 - 特許庁 - A rate control unit 212 adjusts the transmission rate when transmitting data, a buffer control unit 211 resizes a transmission buffer 211a for temporarily storing the data based on the transmission rate, and controls the transmission buffer 211a to temporarily store the data smaller than the addable size, that is smaller than the size of the transmission buffer 211a, and to output that data to an RTP transmission unit 113.
レート制御部２１２は、データを送信する際の送信レートを調整し、バッファ制御部２１１は、送信レートに基づいて、データを一時的に保存するための送信バッファ２１１aのサイズを変更し、送信バッファ２１１aに、送信バッファ２１１aのサイズよりも小さい追加可能サイズ以下のデータを一時的に保存させ、RTP送信部１１３に出力させる。 - 特許庁 - The light emitting patterns (bit pattern data) of the respective LEDs 13 stored in the buffer 1a2 are transferred to an output buffer 1a3 one bit by one bit in parallel as shown in Fig.
バッファ１ａ２に格納された各ＬＥＤ１３の発光パターン（ビットパターンデータ）は、同図に示すように１ビットずつ、並列に出力バッファ１ａ３に転送される。 - 特許庁 - The data written in the cell buffer are read in prescribed timing and fed to the buffer input output section 32 and a 16/8 parallel conversion section 36 reduces the bit width to a half.
セルバッファに書き込まれたデータは、所定のタイミングで読み出されてバッファ入出力部に送られ、１６／８パラレル変換部３６においてビット幅が１／２倍される。 - 特許庁 - In an output switch interface unit 7, the cell data separated by the input switch interface unit 5 are assembled to the original packet data by using the writing command signal from outside and the chip select to generate an output to an output buffer unit 8.
出力スイッチインタフェース部７は外部からの書込み指示信号とチップセレクトとによって入力スイッチインタフェース部５にて分割されたセルデータを元のパケットデータに組立てて出力バッファ部８に出力する。 - 特許庁
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