「parallel test」を含む例文一覧(277)
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並列試験装置 - 特許庁 - PARALLEL SCAN TEST SOFTWARE
パラレルスキャンテストソフトウェア - 特許庁 - BANK SELECTABLE PARALLEL TEST CIRCUIT AND PARALLEL TEST METHOD THEREOF
バンク選択が可能な並列テスト回路及び該並列テスト方法 - 特許庁 - PARALLEL BIT TEST DEVICE AND METHOD
並列ビットテスト装置及び方法。 - 特許庁 - PARALLEL IC TERMINAL CONNECTING TEST CLIP
並列ＩＣ端子接続テストクリップ - 特許庁 - To test a printer on a parallel port:
パラレルポートのプリンタをテストするために - FreeBSD - PARALLEL TEST SYSTEM FOR SEMICONDUCTOR MEMORY DEVICES
半導体メモリ素子の並列テストシステム - 特許庁 - PARALLEL TEST CIRCUIT FOR SEMICONDUCTOR MEMORY ELEMENT
半導体記憶素子の並列テスト回路 - 特許庁 - PARALLEL GENERATION METHOD FOR TEST PATTERN AND GENERATION APPARATUS FOR TEST PATTERN
テストパターンの並列生成方法およびテストパターン生成装置 - 特許庁 - To provide a parallel bit test method and a parallel bit test circuit of a semiconductor memory device.
半導体メモリ装置の並列ビットテスト方法及び並列ビットテスト回路を提供する。 - 特許庁 - PARALLEL BIT TEST METHOD AND ITS TEST CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE
半導体メモリ装置の並列ビットテスト方法及びそのテスト回路 - 特許庁 - It is possible to test a plurality of the memories in parallel by supplying the test address information from the common test bus to a plurality of the memories in parallel.
複数のメモリに共通テストバスから並列にテストアドレス情報を供給して並列テスト可能になる。 - 特許庁 - The timing test and the bit level test are allowed to be carried out in parallel.
タイミング試験及びビット・レベル試験は、並行して行うこともできる。 - 特許庁 - To reduce the number of parallel test buses extending parallel within a wiring area.
配線エリア内を並走するパラレルテスト用のバスの本数を削減する。 - 特許庁 - To execute a plurality of test programs in parallel.
複数の試験プログラムを並行して実行させる。 - 特許庁 - TWO-PASS MULTIPLE STATE PARALLEL TEST FOR SEMICONDUCTOR DEVICE
半導体素子用ツ—パス多重状態並列試験 - 特許庁 - TEST METHOD AND PROGRAM OF COMMUNICATION BETWEEN PARALLEL PROCESSOR
並列プロセッサ間通信の試験方法及びプログラム - 特許庁 - Test parallel data are generated by a test signal generation unit and the parallel data are converted to serial data by a transmitter for test.
テスト信号生成部によりテスト用のパラレルデータが生成され、このパラレルデータは、テスト用のトランスミッタ部によりシリアルデータに変換される。 - 特許庁 - METHOD, APPARATUS, AND SYSTEM OF PARALLEL TEST FOR INTEGRATED CIRCUIT
集積回路の並行検査の方法、装置及びシステム - 特許庁 - SEMICONDUCTOR MEMORY DEVICE PROVIDED WITH BUILT-IN PARALLEL TEST CIRCUIT
ビルト—インパラレルテスト回路を備えた半導体メモリ装置 - 特許庁 - The test path is constituted in parallel to the normal path.
テスト・パスは通常パスと並列に構成されている。 - 特許庁 - APPARATUS AND METHOD FOR PERFORMING PARALLEL TEST ON INTEGRATED CIRCUIT DEVICES
集積回路素子の並列試験装置及び方法 - 特許庁 - To perform a parallel operating test of an actual test system and a test aiding apparatus without changing the actual test system.
本番系システムとテスト支援装置との並行運転テストを、上記本番系システムを変更することなく実施できるようにする。 - 特許庁 - PARALLEL WORK LOAD SIMULATION FOR APPLICATION PERFORMANCE TEST
アプリケーション性能試験のための並列作業負荷シミュレーション - 特許庁 - Parallel light from a test chart 29 is made incident from the outside of an optical axis of the test lens 12.
テストチャート２９からの平行光を、被検レンズ１２の光軸外から入射させる。 - 特許庁 - To provide a parallel test circuit capable of performing a selective test on a specific bank only.
特定バンクのみを選択的にテストすることができる並列テスト回路を開示する。 - 特許庁 - In a final test of a multi-layer memory IC1, a test of a SRAM chip 2 and a test of a flash memory chip 3 are performed in parallel.
多層メモリＩＣ１のファイナルテストにおいて、ＳＲＡＭチップ２のテストとフラッシュメモリチップ３のテストを並列に行なう。 - 特許庁 - The memory test operation is executed in parallel in each memory cell block.
メモリテスト動作は、各メモリセルブロックにおいて並行に実施される。 - 特許庁 - To provide a test method of a semiconductor device and a test board for the semiconductor device, capable of performing a normal mode operation test (16-bit operation test) and a test mode operation test (4-bit parallel test) by using the same test board.
通常モード動作試験（１６ビットでの動作試験）と、テストモード動作試験（４ビットのパラレル試験）とを、同一の試験用ボードを用いて行うことができる半導体装置の試験方法及び半導体装置の試験用ボードを提供する。 - 特許庁 - To realize a simultaneous test of a plurality of DUTs (test objects) at different test rates and to realize a parallel test of a plurality of different functions in an identical DUT.
異なるテストレートでの複数のＤＵＴ（試験対象）の同時試験や、同一ＤＵＴでの複数の異なる機能別の並列試験を実現する。 - 特許庁 - In this method, heterologous test sequence is adopted for a parallel-tested die.
並列にテストされるダイについて、異種のテストシーケンスを採用する。 - 特許庁 - SYSTEM AND METHOD FOR TESTING MANY DEVICES UNDER TEST IN PARALLEL
多数の被試験素子を並列に検査するテストシステム及びテスト方法 - 特許庁 - To provide a semiconductor memory device for reducing parallel test time.
パラレルテスト時間を短縮できる半導体記憶装置を提供する。 - 特許庁 - A test circuit performs test operation of the circuits to be tested in parallel based on the test control information by designating test operation of each test control circuit 42 through a control terminal 32.
制御端子（３２）を介して各テスト制御回路（４２）にテスト動作を指示することにより、テスト回路は並列的にテスト制御情報に基づいて被テスト回路をテスト動作させる。 - 特許庁 - To provide a test circuit structure capable of executing the test of an I/O part and the test of an internal test in parallel in order to shorten the testing time in a semiconductor integrated circuit equipped with scan test function, and a test method therefor.
スキャンテスト機能を備えた半導体集積回路において、テスト時間短縮のため、Ｉ/Ｏ部のテストと内部回路のテストの並列実行が可能なテスト回路構成やそのテスト方法を提供する。 - 特許庁 - To provide a semiconductor test device taking may chip numbers capable of parallel test simultaneously during a wafer test while suppressing the area increase of chips being a test object.
試験対象となるチップの面積増加を抑制しつつ、ウェハテスト時において同時に並列試験可能なチップ数を多くとれる半導体試験装置を提供する。 - 特許庁 - In this test, the DRAM 11, 12, 13 having a short test time are tested in serial, the DRAM 14 having the longest test time is tested in parallel to this serial test.
この試験は、試験時間の短いＤＲＡＭ１１，１２，１３をシリアルに試験し、このシリアルな試験に平行して試験時間の最も長いＤＲＡＭ１４をパラレルに試験する。 - 特許庁 - To obtain a parallel test circuit which can perform a precise parallel test even if an erroneous data caused by malfunction is stored.
本発明の課題は、誤作動により誤ったデータが格納されても正確な並列テストを行うことができる並列テスト回路を提供することである。 - 特許庁 - The test piece is held between a pair of test piece holding members provided in parallel across a predetermined interval.
所定の間隙を隔てて平行に設けられた一対の試験片保持部材の間に試験片を保持する。 - 特許庁 - Test tube housing sections which house a large number of test tubes of the same kind are arranged to face each other, and a plurality of the test tube housing sections are arranged in parallel.
同一種類の試験管を多数収容する試験管収容部が対向して配置され、これらが複数並列配置されている。 - 特許庁 - In the testing device, when the designated operation mode is a parallel test mode for performing the same test simultaneously in parallel by the plurality of test modules, the central processing unit controls the test operation of the plurality of test modules by executing one test process determined beforehand.
この試験装置において、中央処理装置は、指定された動作モードが、複数の試験モジュールにより同一の試験を同時に並行して行わせる並行試験モードである場合には、予め定められた一の試験用プロセスを実行することより複数の試験モジュールにおける試験動作を制御する。 - 特許庁 - When a parallel test in a semiconductor memory device is performed, write data is held in a dedicated latch circuit by using a command dedicated to the parallel test prior to issuing a WRITE command.
半導体記憶装置のパラレルテスト実施時は、ＷＲＩＴＥコマンドの発行に先立ちパラレルテスト専用のコマンドにより書き込みデータを専用のラッチ回路に保持しておく。 - 特許庁 - Each of the first and second test circuit sections has a parallel/serial conversion function.
第１テスト回路部および第２テスト回路部は，パラレル／シリアル変換機能を有する。 - 特許庁 - To provide a test system capable of efficiently performing a plurality of tests for a plurality of devices under test in parallel simultaneously.
複数の試験対象装置に対する複数の試験を、同時並行的に効率よく行える試験システムを提供する。 - 特許庁 - A parameter setting processing and a test program reading processing in the catalog test are simultaneously executed in parallel.
カタログ機能用いた試験（カタログ試験）におけるパラメータ設定処理と試験プログラム読み込み処理が並行して同時に実行される。 - 特許庁 - Accordingly, since the test of the I/O part and the test of the internal circuit can be executed in parallel, the testing time can be shortened.
これによって、Ｉ/Ｏ部のテストと内部回路のテストが並行して実行できるため、テスト時間の短縮が可能となる。 - 特許庁 - The function test by a comparison determination part 3 is carried out in parallel to the inclined waveform test by the analytical part 6.
また、比較判定部３によるファンクションテストと、解析部６による傾斜波形テストとを並列して行なうことができる。 - 特許庁 - At the time of performing a tensile test, both ends (clamp sections for tensile test) of the parallel section of the test piece are adjusted to larger sizes and the surfaces of the clamp sections are used for measuring the surface characteristic and hardness of the test piece.
引張試験を行なう場合は、平行部の両端（引張試験における把持部）を大きめのサイズに調製し、把持部表面を表面特性や硬さ測定のの試験面とする。 - 特許庁 - PROCESSING SYSTEM FOR TEST AND COPY AGAINST REMOTE MEMORY IN DISTRIBUTED MEMORY-TYPE PARALLEL COMPUTER
分散メモリ型並列計算機におけるリモートメモリに対するテストアンドコピーの処理方式 - 特許庁 - The simulation is executed in simultaneous operation in parallel with the test scenarios G1, G2.
また、このテストシナリオＧ１とＧ２とは同時並行的に動作して、シミュレーションを実行する。 - 特許庁
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