「parallel test」を含む例文一覧(277)
＜前へ 1 2 3 4 5 6 次へ＞- The tester has parallel I/O interfaces 7 and 8 for test interfaces, and confirms an operation of a parallel I/O interface of a device to be tested.
テスト用インタフェースにパラレルＩ／Ｏインタフェース７，８を持ち、被試験器にあるパラレルＩ／Ｏインタフェースの動作確認を行う。 - 特許庁 - To conduct selection of high quality having wide test coverage by switching in order a serial mode and a parallel mode to be operated, in a burn-in test using a static burn-in test device.
スタティックバーインテスト装置を用いたバーインテストにおいて、シリアルモードとパラレルモードを順次切り替えて動作させることにより、テストカバレージの大きな高品質な選別を行なう。 - 特許庁 - An inter-device test program parallel execution means 24 and a test program manual operation parallel execution means 25 respectively leave start for the test program stored in each device of the test device group 4 together with the required start information.
装置内連続試験プログラム並列実行手段２３、装置間試験プログラム並列実行手段２４、及び試験プログラム手操作並列実行手段２５はそれぞれ必要な起動情報とともに試験装置群４の各装置に格納された試験プログラムに起動を渡す。 - 特許庁 - The parallel bit test method includes a step in which the test data are stored in the test data storage section, a step in which the test data and the inverted data of the test data are written in the memory cell array and a step in which decision is made to determine whether the data read from the memory cell array are the same as the test data and their inverted data or not.
並列ビットテスト方法は、テストデータ貯蔵部にテストデータを貯蔵する段階、メモリセルアレイにテストデータやその反転されたデータをライトする段階、メモリセルアレイから読取りしたリードデータが前記テストデータやその反転されたデータと同じであるかを判断する段階を含む。 - 特許庁 - Since the test circuit is provided on the other test wafer 210 separated from the test object wafer 10 on 1 to 1 of the test object chip CP, a number of the chips CP can be simultaneously tested in parallel during the wafer test without increasing the area of the test object chip CP.
試験回路を、試験対象チップＣＰと１対１に、試験対象ウェハ１０とは別のテストウェハ２１０上に備えるので、試験対象チップＣＰの面積を増加させることなく、ウェハテスト時において、同時に多数個のチップＣＰを並列にテストすることができる。 - 特許庁 - In a first test mode, an ordinary scanning test is conducted, and in a second test mode, the BIST signal is outputted in parallel from the parallel access memory BIST circuit 3, a sector 4 selects the BIST signal to output to the input side scanning FF group 9A, which conducts the test of the memory block 10.
第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、パラレルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がパラレルに出力され、セレクタ４がこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁 - To efficiently perform image quality adjustment by a test pattern formed in parallel with image formation.
画像形成と並行して形成されたテストパターンによる画質調整をより効率的に行う。 - 特許庁 - Power consumption is kept low by using coefficient test operation parallel with the operation of the ALU.
ＡＬＵ演算と並列な係数テスト演算を使用して消費電力が低く維持される。 - 特許庁 - The excitation coil 2 is arranged therein to be brought into parallel to a plane direction of the test body 6.
ここで、励磁コイル２は、試験体６の平面方向と平行となるように配置される。 - 特許庁 - To conduct a serial or parallel communication test using one communication device such as a personal computer.
シリアルあるいはパラレルの通信試験が、１台のパソコン等の通信装置を用いて可能なこと。 - 特許庁 - To reduce test time when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND flash memory, and furthermore extremely reduce the test time through parallel processing of a plurality of chips.
NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁 - A test pattern generating circuit 13 is provided with a first logical circuit group for generating random patterns for a plurality of channels corresponding to parallel signals, and test patterns generated by the test pattern generating circuit are fed to a transmitting circuit 12 in parallel.
テストパターン発生回路（１３）において、パラレル信号に対応する複数チャネル分のランダムパターンを発生するための第１論理回路群を設け、テストパターン発生回路で発生されたテストパターンをパラレル形式で送信回路（１２）に供給する。 - 特許庁 - A memory cell block for the acceleration test and a memory cell block for a normal operation are prepared in the SRAM block to carry out the acceleration test and a normal operation in parallel.
加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。 - 特許庁 - To obtain a high-reliability test result in a load test of a parallel processor device, and to rapidly specify an abnormal part in failure diagnosis.
並列プロセッサ装置の負荷試験において信頼性が高い試験結果を得るとともに、障害診断において迅速に異常箇所の特定を行うこと。 - 特許庁 - To obtain highly reliable test results in the load test of a parallel processor device and also quickly specify an abnormal place in a failure diagnosis.
並列プロセッサ装置の負荷試験において信頼性が高い試験結果を得るとともに、障害診断において迅速に異常箇所の特定を行うこと。 - 特許庁 - In such a test bench 1, creation of each memory model 503 in the test bench 1 is performed in parallel by designers at each access requesting origin.
このようなテストベンチ１では、テストベンチ１における各メモリモデル５０３の作成を各アクセス要求元設計者によって並行して行うことができる。 - 特許庁 - Thereby, a large number of initialization/test activities of the memory can be carried out in parallel with the initialization/test of the firmware and the start-up process of the OS.
このようにすると、メモリの初期化／テスト活動の多くを、ファームウェアの初期化／テスト及びＯＳの起動プロセスと並列に行うことが可能となる。 - 特許庁 - To provide a single semiconductor test system capable of running a plurality of the same or different types of test programs parallel with each other by a plurality of virtual testers.
複数の仮想テスタにより、複数の同一または異なるテストプログラムを同時に並列に実行することのできる単一の半導体テストシステムを提供する。 - 特許庁 - To reduce the testing time by conducting the test of a memory to be tested and the analysis of a defect in parallel.
被試験メモリの試験と不良解析を並行処理することによって試験時間を短縮する。 - 特許庁 - To automatically determine comparison verification conditions used for parallel running test of an old calculator and a new calculator.
旧計算機と新計算機とのパララン試験で使用する比較検証条件を自動で決定する。 - 特許庁 - Consequently, the circuit modules can be tested in parallel and the test interface circuit can be shared by the circuit modules.
回路モジュールのテスト動作を並列化でき、テストインタフェース回路を各回路モジュールに共通化できる。 - 特許庁 - To improve accuracy of verification of a circuit when simultaneously operating a plurality of test scenarios in parallel.
複数のテストシナリオを同時並行的に動作させる際に、回路の検証の精度を向上させる - 特許庁 - To execute test in an even-numbered pin side in parallel even when a pin multiplexer is operated.
ピンマルチプレクサ動作時のも偶数ピン側の試験を並行して実行可能なＩＣ試験装置を実現する。 - 特許庁 - When the designated operation mode is an independent test mode for performing mutually different tests independently by each of the plurality of test modules, the central processing unit controls the plurality of test modules in parallel by switching the plurality of test processes relative to each test module and executing it.
一方、指定された動作モードが、複数の試験モジュールの各々により互いに異なる試験を独立して行わせる独立試験モードである場合には、複数の試験用プロセスを試験モジュール毎に切り替えて実行することにより複数の試験モジュールを並行して制御する。 - 特許庁 - Steps of (1) moving to a test writing area, (2) recording test data into the test writing area, (3) moving to a head position of an area into which the test data are recorded, (4) reproducing the test data, and (5) determining appropriate power, are performed in parallel for two optical pickup units respectively.
（１）試し書き領域への移動、（２）試し書き領域へのテスト用データの記録、（３）テスト用データが記録された領域の先頭位置への移動、（４）テスト用データの再生、（５）適切なパワーの決定、が２つの光ピックアップ装置について、それぞれ並行して行われる。 - 特許庁 - An SRAM 1017 for storing test setting data for each externally designated test item and a BIST (built-in self-test) controller 1005 for reading out the test setting data stored in the SRAM and for executing the BIST, in parallel with the operation of storing the test setting data in the SRAM, are provided.
外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。 - 特許庁 - The address counter 15a stops count-up operation by a test signal TEST, the parallel/serial converting circuit 23 synchronizes with a clock signal FADCK for test and outputs an address for read-out generated by the address counter 15a to the outside by the test signal TEST.
アドレスカウンタ１５ａはテスト信号ＴＥＳＴによりカウントアップ動作を停止し、パラレル／シリアル変換回路２３はテスト信号ＴＥＳＴにより、アドレスカウンタ１５ａにより生成された読み出し用アドレスをテスト用クロック信号ＦＡＤＣＫに同期して外部に出力する。 - 特許庁 - To provide a memory test device and a memory test method which enable parts where quality decision can be omitted to be set individually for each memory to be tested in parallel and thereby shortening the test time.
並列に試験される被試験メモリ毎に良否判定を省略する箇所を個別に設定可能とすることで、試験時間の短縮を図ることができるメモリ試験装置及び方法を提供する。 - 特許庁 - Thus, the memory test by means of the memory test circuit 14 and the logic tests of the user logic circuits 13a and 13b by means of the CPU 11 can be parallel executed so that test time can be shortened.
これにより、メモリテスト回路１４によるメモリテストと、ＣＰＵ１１によるユーザロジック回路１３ａおよび１３ｂのロジックテストを並列で実行することができるので、テスト時間を短縮できる。 - 特許庁 - In the burn-in test, a plurality of test patterns for the burn-in are selectively generated by a circuit 20 for generating the burn-in test patterns on the chips of the LSI, and inputted in parallel to a flip-flop circuit 15 for scanning forming scan paths.
バーンインテストに際して、LSI チップ上のバーンインテストパターン発生回路20で複数のバーンインテストパターンを選択的に発生し、スキャンパスを形成するスキャン用フリップフロップ回路15に並列に入力する。 - 特許庁 - The data input circuit inputs, in parallel, a plurality of test writing data written in the memory based on the plurality of test output data and the strobe signal for test writing.
前記データ入力回路は、前記複数のテスト出力データと前記テスト書き込み用ストローブ信号とに基づいて前記メモリに書き込まれた複数のテスト書き込みデータを並列に入力する。 - 特許庁 - An ending node 2c starts transmission of the test light in the upstream direction of the optical path (S5), secures band resources in the downstream direction in parallel with the test light transmission (S5a), and makes preparations for test light reception (S7).
終点ノード２ｃは、光パスの上流方向にテスト光の送信を開始し（Ｓ５）、テスト光の送信と並行して下流方向の帯域リソースを確保し（Ｓ５ａ）、テスト光の受信準備をする（Ｓ７）。 - 特許庁 - Parallel force is allowed to act on the test piece T by relatively moving the first and second holding members 12 and 22 in parallel to each other to subject the test piece T to in-plane shearing deformation.
第１の保持部材１２と第２の保持部材２２とを相対的に平行移動させることにより、試験片Ｔに対して逆方向に平行力を作用させて試験片Ｔを面内せん断変形させる。 - 特許庁 - To output the determined result of a test to the outside without increasing the number of pins to test a successive approximation type A/D converter mounted on an LSI, to execute the test of the A/D converter and the test of other circuits in parallel, and to shorten time for testing the LSI.
LSI に搭載された逐次比較型A/D コンバータのテストを行なうためにピン数を増やすことなくテストの判定結果を外部へ出力し、A/D コンバータのテストを他の回路のテストと並行に実行でるようにし、LSI のテスト時間の短縮を実現する。 - 特許庁 - To increase the number of parallel tests more than hitherto without enlargement of a device or complication of a test program.
装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させる。 - 特許庁 - This allows the defect of the memory cells to be accurately detected, when the parallel bit test of the semiconductor memory device is performed.
これにより、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる。 - 特許庁 - In detection of only a flaw inside the test object circumference, adjustment of the test object upper face and the opposite lower face into an accurate parallel faces is not required.
また、被検体外周内部の欠陥のみの検出に際しても、被検体上端面と対向する下端面とを正確な平行面にする必要がなくなる。 - 特許庁 - The test plan of each circuit element for composing a data path is subjected to scheduling in parallel in a form to be compressed, and a compression operation is made to generate a compression test plan (step 1006).
データパスを構成する各回路要素のテストプランを圧縮可能な形で並列にスケジューリングし、圧縮演算を施して圧縮テストプランを生成する（ステップ１００６）。 - 特許庁 - The supporting part 30 detachably supports the test pin 40 so that the test pin is generally parallel to the standard axis, and it is integrally attached to the movable piece 20.
保持部３０は、テストピン４０が基準軸と略平行になるようにテストピン４０を着脱自在に保持するものであり、可動片２０に一体的に取り付けられている。 - 特許庁 - The test unit tests in parallel a test block including designated one or more circuit blocks of a semiconductor integrated circuit having a plurality of circuit blocks which can be tested singly.
試験部）は、単独で試験可能な回路ブロックを複数備える半導体集積回路の指定された１または複数の回路ブロックを含む試験ブロックを並列に試験する。 - 特許庁 - The resistor part DE has resistance roughly equal to resistance of an energized semiconductor device TE under test, and is arranged in parallel with the semiconductor device TE under test.
抵抗部ＤＥは、試験対象の半導体装置ＴＥの通電時の抵抗値とほぼ等しい抵抗値を有し、試験対象の半導体装置ＴＥと並列に設けられる。 - 特許庁 - To provide a control system, for a test system, in which a plurality of test systems containing respective objects to be measured are tested in parallel so as to be measured efficiently by a measuring device.
それぞれ被測定物を含む複数の試験システムを並行して試験して、測定器により効率的に測定する試験システムの制御方式を提供する。 - 特許庁 - Serial data outputted from the transmitter for test are selectively supplied to a receiver via a selector during a test operation and converted to parallel data by the receiver.
トランスミッタ部から出力されるシリアルデータは、テスト動作時に選択供給部を介して選択的にレシーバ部に供給され、レシーバ部によりパラレルデータに変換される。 - 特許庁 - To provide a test chart for a photographic printer, with which the focusing of a lens is easily performed by forming the test chart by arranging plural triangular marks in parallel.
三角形状のマークを複数個並列して形成することでレンズの焦点調整を容易にできる写真プリンタのテストチャートを提供することを目的とする。 - 特許庁 - Cross-functional coverage acquisition is set between functions having dependency, and a test procedure is created to test functions having no dependency in parallel.
そして依存関係の有る機能間にクロスファンクションカバレッジの取得を設定し、依存関係の無い機能のテストは並行して実行するようにテスト実行手順を作成する。 - 特許庁 - To provide a test facilitation circuit capable of carrying out a desired test for a semiconductor device outputting an analog signal in response to parallel data, and specifically capable of carrying out the test using a digitizer of low precision.
パラレルデータに応じたアナログ信号を出力する半導体装置の所望の試験を容易に行う、具体的には、精度が低いデジタイザを使用して行うことを可能とする試験容易化回路を実現する。 - 特許庁 - The test device two-dimensionally moves a video camera for photographing the alignment mark in a plane parallel to the board supported on a test stage and a camera stage of a test station in first and second directions crossing each other.
検査装置は、アライメントマーク撮影用のビデオカメラを、検査ステーションにおいてカメラステージ、検査ステージに受けられた基板と平行の面内で互いに交差する第１及び第２の方向に二次元的に移動させる。 - 特許庁 - To provide a semiconductor memory device wherein the worst data pattern of a memory cell array can be written even in a contracted/parallel test.
縮約・パラレルテストにおいてもメモリセルアレイのワーストデータパターンを書き込むことができる半導体記憶装置を提供する。 - 特許庁 - To supply a program code input from a single terminal to a plurality of BIST (Built-In Self Test) circuits in parallel.
単一の端子から入力したプログラムコードを複数のＢＩＳＴ（組み込み自己テスト）回路へ並列に供給する。 - 特許庁 - To easily and surely test a waterproof structure of a sub-insertion part of a grommet, provided in parallel with its main insertion part.
グロメット１のメイン挿通部３ａに並設されたサブ挿通部４の防水構造を容易且つ確実に検査すること。 - 特許庁
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