「parallel-processor」を含む例文一覧(529)
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圧縮した画像データは出力がモノクロであった場合には、平行画像処理手段のモノクロ画像処理によって処理し、前記圧縮した画像データは出力がカラーであった場合には、前記平行画像処理手段のカラー画像処理によって処理し、保存手段では、暗号化決定手段において暗号化を行う場合のみ圧縮したデータは保存しない画像処理装置の構成とする。 - 特許庁 - To provide a data processor having a printer driver that transmits various formats of rasterized electronic data to an image output device in parallel with application software for transmitting electronic data of an XPS format to the image output device by drag and drop, which are easily configured.
各種形式の電子データをラスタライズしてから画像出力装置に送信するプリンタドライバと、ＸＰＳフォーマットの電子データをドラッグアンドドロップで画像出力装置に送信するアプリケーションソフトと、を並列に実装するときに、そのセットアップが容易なデータ処理装置を提供する。 - 特許庁 - A multiport instruction/data integration cache 10 has a plurality of banks 19, which are provided between a parallel processor 13 performing a plurality of processes in one-clock cycles and a main storage and store some of instructions and data stored in the main storage, and a plurality of ports 11.
１クロック周期で複数の処理を実行する並列プロセッサ１３と主記憶との間に設けられ、主記憶に記憶されている命令及びデータの一部を記憶する、複数のバンク１９及び複数のポート１１を有する多ポート命令・データ統合キャッシュ１０である。 - 特許庁 - An information processor is provided with a communication device 4 for performing parallel data communication with a host computer H, a volatile memory 7 installed for storing communication data, and a controller 3 for controlling communication processing of the communication device 4 and information processing for communication data to be stored in the volatility memory 7.
ホストコンピュータＨとの間でパラレルデータ通信を行う通信器４と、通信データの格納用に設けられた揮発性メモリ７と、通信器４の通信処理、および揮発性メモリ７に格納される通信データの情報処理を制御する制御器３とを備える。 - 特許庁 - To considerably shorten the print processing time of a series of pages without being interrupted by print requests from other printers by making a data processor side generate PDL data which a printer can decode, distributedly in parallel on the basis of a print instruction per page from an application.
アプリケーションからページ単位の印刷命令を印刷装置が解読可能なＰＤＬデータを他のデータ処理装置側で分散して並列的に作成させて、他の印刷装置から印刷要求が割り込まれることなく、一連のページの印刷処理時間を大幅に短縮することである。 - 特許庁 - The ND decoders DC0 to DC15 changes the starting position of decode processing in a data stream DS, and then executes decode processing for the NORMAL DATA group PND1 in parallel with decode processing for the FLEX BIT group PFB0, which is performed by the second processor.
第２の処理部によるＦＬＥＸ ＢＩＴ群ＰＦＢ０に関する復号処理に並行して、ＮＤ復号部ＤＣ０〜ＤＣ１５は、データストリームＤＳにおける復号処理の開始位置を異ならせて、ＮＯＲＭＡＬ ＤＡＴＡ群ＰＮＤ１に関する復号処理を実行する。 - 特許庁 - A data setting instruction from a master processor or the change of a status in a system is defined as a start point, and a processing sequencer makes a plurality of pieces of DMA process data setting in parallel based on preliminarily set data setting information including the execution sequence information between a plurality of pieces of data setting.
マスタプロセッサからのデータ設定指令あるいはシステム内のステータスの変化を起点として、予め設定された複数のデータ設定間の実行順序情報を含むデータ設定設定情報をもとに、処理シーケンサが複数ＤＭＡにデータ設定を並列処理させる。 - 特許庁 - To speed up processing while keeping the consistency of data stored in a shared memory and a cache in a shared memory distribution type parallel computer having plural nodes each of which is provided with a processor, a part of the shared memory, a memory controller, and a cache and connecting respective nodes by inter-connection net routers corresponding to respective nodes.
プロセッサと、共有メモリの一部と、メモリコントローラと、キャッシュとを有するノードを複数有し、各ノードは、各ノードに対応する相互結合網ルータにより結合された分散共有メモリ型並列計算機において、共有メモリとキャッシュのデータの一貫性を保ちつつ高速化を実現する。 - 特許庁 - An information input part 105 inputs the number 106 of the processors to be used in parallel processing, the number 107 of the random numbers to be generated by one processor, the number 108 of the kinds of the phase of the random number to be generated and phase kinds information 109 for the respective processors to a random number generation part 101.
情報入力部１０５は、乱数生成処理部１０１に、並列処理で使用されるプロセッサ台数１０６、１プロセッサが生成する乱数の個数１０７、生成する乱数の位相の種別数１０８、プロセッサ別位相種別情報１０９を入力する。 - 特許庁 - In the parallel processor system to separate a single program into a plurality of threads and to execute them by a plurality of thread executing parts 1-0 to 1-3, the individual thread executing parts 1-0 to 1-3 are mutually connected by a bus 4 and forking of a slave thread from individual thread executing parts to another optional thread executing part is enabled.
単一のプログラムを複数のスレッドに分割し複数のスレッド実行部1-0 〜1-3 で並列に実行する並列プロセッサシステムにおいて、各スレッド実行部1-0 〜1-3 をバス４で相互に接続し、個々のスレッド実行部から任意の他のスレッド実行部への子スレッドのフォークを可能にする。 - 特許庁 - To provide a shared memory parallel computer in which a plurality of processors are accessible to an arbitrary memory with equally high performance, there are fewer hardware materials for maintaining consistency of a cache, and an increase in cache capacity by enhancing the processor can easily be dealt with.
多数のプロセッサが任意のメモリに対して等しく高い性能でアクセス可能であり、キャッシュの整合性を保つためのハードウェア物量が小さく、かつプロセッサのエンハンスによるキャッシュ容量の増加に容易に対応可能な共有メモリ型並列計算機を提供する。 - 特許庁 - To provide a sheet thickness measurement method and a sheet thickness measurement device capable of accurately measuring thickness of a sheet on a roll from a distance with combination of parallel laser beams, a television camera and an image processor by utilizing image processing technique to devise a data processing method.
画像処理技術を利用して、データ処理方法を工夫することにより、平行レーザー光とテレビカメラと画像処理装置との組合せにより、離れた位置からロール上のシートの厚さを精度良く測定できるシートの厚み測定方法及びシートの厚み測定装置を提供する。 - 特許庁 - The disclosed multi-thread VLIW architecture uses the parallel processings of programs by issuing many instructions from a single program sequencer by a method similar to that of a single-thread VLIW processor and supports many program sequencers in the same way as making simultaneous multi-thread.
開示されたマルチスレッドＶＬＩＷアーキテクチャは、単一スレッドＶＬＩＷプロセッサと同様な方法で単一のプログラムシーケンサから多数の命令を発行することによってプログラムの並列処理を使用するとともに、同時マルチスレッド化と同じように多数のプログラムシーケンサをサポートする。 - 特許庁 - This wet processor has a nozzle which has a roughly rectangular introduction opening 8a opening toward a substrate W to be processed and a roughly rectangular recovery opening 8a opening toward the above object to be processed, and in which these openings are the same in form and are arranged with their longitudinal directions parallel.
被処理基板Ｗに向けて開口する略長方形の導入開口面８ａ及び前記被処理物に向けて開口する略長方形の回収開口面９ａとを有し、これらの開口面は、互いに面一でかつ長辺方向が平行して配置されるノズル１を有する。 - 特許庁 - The processor allocates a plurality of threads for operation to N pieces of thread execution architectures for prolonging a period preventing the groups, to which the N pieces of threads operated in parallel in N thread execution architectures belong respectively, from overlapping mutually.
そして、プロセッサが、Ｎ個のスレッド実行アーキテクチャにおいて並列に実行されているＮ個のスレッドのそれぞれが属するグループが互いに重複していない状態となっている時間が長くなるように、複数のスレッドをＮ個のスレッド実行アーキテクチャに割り当てて実行する。 - 特許庁 - To provide a means for shortening processing time by asynchronously executing settlement processing in parallel with data verification processing without waiting the verification processing in respect to a data processor for collectively working plural data with electronic (E) signs for preventing the generation of alteration.
本発明は改ざんを防止する電子署名付複数のデータを一括して加工処理するデータ処理装置に関し、データの検証処理を待たず、決済処理を検証処理を並行して非同期に行い、処理時間の短縮を実現する手段を提供することを目的とする。 - 特許庁 - The processor comprises: a panel receiver apparatus which receives a display panel to turn this on; and two or more video cameras which photograph the panel received by the panel receiver apparatus from a first direction angled to the panel and include two or more video cameras aligned in a second direction parallel to the panel.
処理装置は、表示用パネルを受けてこれを点灯させるパネル受け装置と、該パネル受け装置に受けられたパネルをこれに対し角度を有する第１の方向から撮影する複数のビデオカメラであってパネルと平行の第２の方向に整列された複数のビデオカメラとを含む。 - 特許庁 - When an operator depresses a collation switch 53b, an ejected ticket processor 5 reads the next card segmented by a main body 5a in parallel to the collation of ejected tickets and before the collation of ejected tickets is finished by a personal computer 5b.
この発明は、オペレータにより上記照合スイッチ５３ｂが押下されると、排除券処理機５は、パーソナルコンピュータ５ｂによる排除券の照合処理の終了を待たずに、排除券の照合処理と並行して、本体５ａによる次の区分カードに対する読取処理を実行するようにしたものである。 - 特許庁 - In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.
リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁 - The single network processor NP2 is parallel coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process part of the packets, or alternatively is cascade coupled to the Ethernet(R) switch E-SWITCH2 in an architecture suited to process all packets.
単一のネットワークプロセッサＮＰ２は、パケットの一部を処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチＥ−ＳＷＩＴＣＨ２と並列に結合され、あるいは、すべてのパケットを処理するのに適したアーキテクチャでは、イーサネット（登録商標）スイッチとカスケード結合されている。 - 特許庁 - To provide a vehicle control device for maintaining the synchronicity of a plurality of data when exchanging the data between respective operation parts without spoiling the advantage of a multi-core processor in which each operating part performs parallel processing of a program for improving processing efficiency.
プログラムを各演算部で並列処理することにより処理効率を向上するマルチコアプロセッサの利点を損なうことなく、各演算部間で複数のデータのやり取りを実行する際に、複数のデータの同時性を維持することができる車両制御装置を提供する。 - 特許庁 - This is a plasma processor which has a container 1, an electromagnet 8 for forming a magnetic field parallel with the surface of the processed material on a pedestal 7, being arranged around it, and an antenna 11 for injecting electromagnetic waves into the container 1, being arranged on the ceiling plate 3 of the container 1.
容器１と、その周囲に配設されて台座７上の被処理体の表面に並行な磁場を形成する電磁石８と、容器１の天井板３の上に配置されて容器１内に電磁波を入射させるアンテナ１１とを有するプラズマ処理装置である。 - 特許庁 - An inspection apparatus is provided with: the transmission antennas 21-1 to 21-4 arrayed along a straight line S1; the reception antennas 22-1 to 22-4 arrayed along a straight line S2 parallel to the straight line S1; an oscillator for generating a transmission signal; a wave detector for inputting the transmission signal; a switch; and an image processor.
検査装置は、直線Ｓ１に沿って配列された送信アンテナ２１−１〜２１−４、直線Ｓ１に平行な直線Ｓ２に沿って配列された受信アンテナ２２−１〜２２−４、送信信号を生成する発振器、送信信号が入力される検波器、スイッチ、画像処理装置を具備する。 - 特許庁 - A display data processor 36 of the data mining system plots out classified results for each analytical item, which are derived by a clustering processing unit 30, on each analytical item graph axis that is parallel coordinates with a broken line and displays concurrently the broken line for a correlation between the classified results and partitioning numbers.
表示処理部３６は、クラスタリング処理部３０による複数の分析項目毎の分類結果を各分析項目の軸にプロットして折れ線とした平行座標グラフに、各分割軸を並べて分割数と分類結果のつながりを同時に折れ線で表示する。 - 特許庁 - In a printing control program executed by means of an information processor, the printing data prepared and spooled through a printing data generation module are spooled again with independent spooling, and the spool of the spooled printing data is executed in parallel with the transmission of the printed data to a proxy device.
情報処理装置により実行される印刷制御プログラムにおいて、印刷データ生成モジュールを介して作成されてスプールされる印刷データを再度独自スプールするスプールし、スプールされた印刷データのスプールと、代行先デバイスへの印刷データの送信とを並行して実行する。 - 特許庁 - The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.
本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁 - The image processor 1 stores template image data obtained by imaging the optional shape image from various angles; and calculates degree of correlation with each of template image data after correcting parallel displacement (Δx, Δy), scale σ, and rotational angle ϕ of the optional shape image in the captured image data.
画像処理装置１は、任意形状画像を様々な角度から撮影したテンプレート画像データを記憶しており、撮影画像データ中の任意形状画像の平行移動（Δｘ、Δｙ）、縮尺σ、回転角度φを補正した後、各テンプレート画像データとの相関度を計算する。 - 特許庁 - A DMA processor 103 operating in parallel with the CPU 101 refers to the memory area 107 for the histogram counter by the histogram counter address read from the CPU→DMA processor-communicating memory area 106, reads a histogram counter value, adds one to the histogram counter value by use of an incrementer 105, and writes the counter value after the increment into the address (original address) read with the counter value.
一方、ＣＰＵ１０１と並行して動作するＤＭＡプロセッサ１０３において、ＣＰＵ→ＤＭＡプロセッサ通信用メモリ領域１０６から読み出したヒストグラムカウンタアドレスによりヒストグラムカウンタ用メモリ領域１０７を参照して、ヒストグラムカウンタ値を読み出し、インクリメンタ１０５を使用してヒストグラムカウンタ値に１を加算し、インクリメント後のカウンタ値を、当該カウンタ値を読み出したアドレス（元のアドレス）に書き込む。 - 特許庁 - A processor system comprises a plurality of arithmetic units 27 capable of parallel arithmetic processing, memories for storing data used in the arithmetic processing by the plurality of arithmetic units 27, a DMA control circuit 3 for starting the plurality of DMACs 31, and interface parts 4 to 6 for various peripheral circuits.
プロセッサシステムは、それぞれが並列して演算処理を行うことが可能な複数の演算ユニット２７と、複数の演算ユニット２７が演算処理に使用するデータを格納するメモリと、図１では不図示の複数のDMAC３１の起動制御を行うDMA制御回路３と、各種周辺回路のインターフェース部４，５，６とを備えている。 - 特許庁 - To provide a means for one common log, with which all access states of the whole system by unit time and access states by clients can accurately be analyzed in real time while a server is in operation, as for a parallel server system wherein one information relay processor decentralizes the load to WWW servers or a proxy server.
一つの情報中継処理装置により複数のWWWサーバまたはProxyサーバへ負荷分散されるパラレル・サーバ・システムにおいて、単位時間毎のシステム全体における全アクセス状況及びクライアント別のアクセス状況を、正確かつサーバの稼働中にリアルタイムに分析可能な１つの共通ログを生成する手段の提供。 - 特許庁 - This image generating device is constituted including two vector processing processors(VPU) 20 and 21 which generate plotting element lists by performing the geometry processes for representing images in parallel, a plotting processing processor(GS) 31 which performs a plotting process according to the plotting element lists, and an arbitrator(GIF) 30.
それぞれ画像を表現するためのジオメトリ処理を並列的に行うことで描画要素リストを生成する二つのベクトル処理プロセッサ（ＶＰＵ）２０，２１と、描画要素リストに基づいて描画処理を行う描画処理プロセッサ（ＧＳ）３１と、調停器（ＧＩＦ）３０とを含んで画像生成装置を構成する。 - 特許庁 - In this parallel computer system, a network control unit (PNU) 4, that a certain arithmetic processor 10 (11, 12 or 13) has, accesses the main storage device by operating an output port while adding memory configuration information, which is held by the PNU 4, to a PNU routing address, which is one part of memory access addresses, for determining the output port.
並列計算機システムにおいて、ある演算処理装置１０（１１、１２、１３）が持つ網制御装置（ＰＮＵ）４は、メモリアクセスアドレスの一部であり、出力ポートを決定するためのＰＮＵルーティングアドレスに、ＰＮＵ４が保持しているメモリ構成情報を付加して出力ポートを操作し、主記憶装置をアクセスする。 - 特許庁 - This processor is provided with information obtaining means 4, 5 for obtaining external information, information, recording means 4 for recording the obtained external information on an information recording medium 3, and an information output means 6 for outputting the external information in parallel with the recording on the information recording medium by the information recording means.
外部情報を取得する情報取得手段（４，５）と、取得した外部情報を情報記録媒体（３）へ記録する情報記録手段（４）と、情報記録手段による情報記録媒体への記録に並行して外部情報を出力する情報出力手段（６）とを備えるようにしたものである。 - 特許庁 - To provide a traffic lane recognition image processor for enabling the acquisition of high-reliability and a robust traffic lane recognition result without increasing a load on hardware and software, by excluding only a frame causing false recognition while paying attention to that a dot outline is not parallel to a traffic lane in traffic lane recognition of a Botts' Dots laying road.
ボッツ・ドッツ敷設道路の車線認識において、ドット輪郭が車線と平行でないことに留意して誤認識となるフレームのみを排除し、ハードウェア・ソフトウェアの負荷を増大することなく、信頼性の高いロバストな車線認識結果を取得可能な車線認識画像処理装置を得る。 - 特許庁 - In addition, the thermal processor has the tube consisting of the glassy carbon with the anti-oxidation layer 1a on the outer surface or the variant tube having two parallel faces as the process tube, an electromagnetic induction heating coil 3 is disposed outwardly of the tube, and the object is thermally processed by heating an interior of the hermetically sealed process tube 1.
また、ガラス状炭素からなり、外表面に耐酸化層１ａを有する管体又は対向する平行な二面を有する異形管をプロセスチューブとし、且つ管体の外側に電磁誘導加熱コイル３が配置され、気密にしたプロセスチューブ１内を加熱して内部の被処理物を熱処理する熱処理装置とする。 - 特許庁 - The information processor is provided with instruction buffers (21, 31) of m lines and n columns, instruction executing parts (25 to 27, 35 to 37) to execute a plurality of instructions in parallel and control circuits (22 to 24) to select the prescribed number of instructions from the instruction buffers of m lines and n columns and to distribute them to the instruction executing parts.
ｍ行ｎ列の命令バッファ（２１、３１）と、複数の命令を並列的に実行する命令実行部（２５〜２７、３５〜３７）と、前記ｍ行ｎ列の命令バッファから所定数の命令を選択して前記命令実行部に分配する制御回路（２２〜２４）とを有する情報処理装置。 - 特許庁 - This parallel signal processor has: a plurality of processors 1-1 to 1-10 with successive numbers; and first data transfer paths 2-1 to 2-9 connecting the adjacent processors and second data transfer passages 3-1 to 3-8 connecting every other processors, among the plurality of processors 1-1 to 1-10.
連続する番号が付与された複数のプロセッサ１−１〜１−１０と、これら複数のプロセッサ１−１〜１−１０のうち、番号の差が１であるプロセッサ同士を接続する第１のデータ転送路２−１〜２−９と、番号の差が２であるプロセッサ同士を接続する第２のデータ転送路３−１〜３−８とを備える。 - 特許庁 - This processor has a plurality of receiving means capable of receiving, by use of any one of a plurality of protocols, printing job data in parallel to the other printing job data by a different protocol, and a plurality of recognition means for analyzing the printing job data received through the corresponding receiving means and recognizing them as a printing job.
複数のプロトコルのうちのいずれかを用いて、異なるプロトコルによる他の印刷ジョブデータの受信と並行に、印刷ジョブデータを受信することができる複数の受信手段と、対応する受信手段を介して受信された印刷ジョブデータを解析して印刷ジョブとして認識する複数の認識手段とを設ける。 - 特許庁 - To solve the problem that performance is deteriorated due to impossibility to facilitate a countermeasure to a flow at the time of execution resulted from the static decision of execution units, and that it is difficult to facilitate a countermeasure to the extension of hardware such as the improvement of parallelism in a processor on the condition of static parallel scheduling such as a VLIW system.
ＶＬＩＷ方式のような静的な並列スケジューリングを前提としたプロセッサにおいて、静的に実行単位が決定されることに起因した、実行時のフローに対応できず性能が劣化する問題点と、並列度向上等のハードウェアの拡張への対応が困難である問題点との克服を図る。 - 特許庁 - To provide an image processor which can obtain digital image data of good image quality by correcting resolution of image deteriorated by imaging main faces of an imaging object in a state where a perpendicular line of a main face of the imaging object and an optical axis extending to the imaging direction in an un-parallel status, and to provide a test device.
撮像対象物の主面の垂線と、撮像方向に伸びる光軸とが非平行な状態で撮像対象物の主面を撮像することによって低下した画像の解像度を補正し、画質の良いデジタル画像データを得ることができる画像処理装置及び検査装置を提供する。 - 特許庁 - In a range- domain matching section 1012, the comparison caluculation of the range data belonging to the same class with commonly given domain block data belonging to the same class as that of the range blocks of the range data is performed in parallel by means of processor elements PF(1) to PE(n) after the range data are respectively stored in memories SRAM(1) to SRAM(n).
レンジ・ドメインマッチング部１０１２では、同一のクラスに属するレンジデータがそれぞれメモリＳＲＡＭ（１）〜ＳＲＡＭ（ｎ）に格納された後、これらレンジブロックと同一のクラスに属し、かつ、共通に与えられるドメインブロックデータとの比較演算が、プロセッサエレメントＰＥ（１）〜ＰＥ（ｎ）で並列に行われる。 - 特許庁 - To provide an image processor capable of acquiring an image having a matched optical axis, that is, rotation and parallel translation components are corrected with image processing based on an change amount of an angle of field of the camera obtained by an angular velocity sensor etc., without a mechanism for controlling an optical axis of a camera; and to provide an image processing method.
カメラの光軸を制御する機構を持つことなく，角速度センサなどで得られるカメラの画角の変化量を元に，画像処理によって光軸が一致した，即ち回転および平行移動成分が補正された画像を得ることができる画像処理装置および画像処理方法を提供する． - 特許庁 - This processor is provided with a three-dimensional score map generating part for generating the score map of correlative values between an inputted source image and each of template images in template data in a three-dimensional space for parallel moving and rotating a two-dimensional plate and a peak search part for searching a peak on the score map generated by the three-dimensional score map generating part.
入力された原画像とテンプレートデータ中のテンプレート画像との相関値のスコアマップを、２次元平面の平行移動と回転の３次元空間内において生成する３次元スコアマップ生成部と、３次元スコアマップ生成部にて生成されたスコアマップにおけるピークの探索を行うピーク探索部とを備える。 - 特許庁 - The detector comprises magnetic sensors 1A, 1B, disposed in parallel in the rotating direction of a body of rotation 14 and an arithmetic processor 4 for selecting either the magnetic sensor 1A or 1B, and detects the absolute rotation angle of the body of rotation 14, based on the position detected by the selected sensor 1A or 1B.
回転体１４の回転方向に磁気センサ１Ａと並設された磁気センサ１Ｂと、磁気センサ１Ａ又は１Ｂのいずれか一方を選択する演算処理部４とを備え、選択された磁気センサ１Ａ又は１Ｂで検出された位置に基づいて回転体１４の絶対回転角度を検出する。 - 特許庁 - When all pixels of one line are determined to have the other value, a second processor executes main labeling processing for replacing the temporary label number given to each pixel in a connection area composed of connected pixels having the one value to a main label number different for each connection area in parallel with the temporary labeling processing.
第２のプロセッサは、１ライン全ての画素が他方の値であると判断されたとき、仮ラベル付処理と並行して、一方の値の画素が連結してなる連結領域の各画素に付与された仮ラベル番号を、連結領域毎に異なる本ラベル番号に置き換える本ラベル付処理を実行する。 - 特許庁 - To solve a problem that a part which can receive an effect of parallelization is restricted and speedup due to the parallelization of a sequential processing program is not sufficiently contrived since a program part in which variable dependent relation is recognized is regarded as out of parallelized object in an original program when the sequential processing program is automatically converted into the one for parallel processor.
逐次処理プログラムを並列プロセッサ用に自動的に変換する場合、元のプログラムの中で、変数の依存関係が認められるプログラム部分については、並列化対象外とされるため、並列化の効果を受けられる部分が限定され、逐次処理用プログラムの並列化による高速化が十分図れない。 - 特許庁 - To realize improvement of image processing capability using parallel image processing processors for an image processor of an inspecting apparatus by improving transmission throughput from a sensor etc., being an input means for image data to the image processing processors by solving problems of skew management between bus lines and electrical mutual interference between bus signal lines, etc.
検査装置における画像処理装置において、並列画像処理プロセッサを用いて画像処理能力の向上を画像データの入力手段であるセンサ等から画像処理プロセッサまでの伝送スループットの向上をバス線間のスキュー管理や、バス信号線間の電気的な相互干渉等を解決して実現することを目的とする。 - 特許庁 - A parallel arithmetic module includes a plurality of PEs (Processor Elements) 13; an A bank 14 and a B bank 15 provided in conformation to the plurality of PEs 13 to store data to be used when the plurality of PEs 13 perform operations; and an I/O bank 16 which is provided in conformation to the plurality of PEs 13 and performs data transfer with an external memory.
並列演算モジュールは、複数のＰＥ１３と、複数のＰＥ１３に対応して設けられ、複数のＰＥ１３が演算を行なう際に用いられるデータを記憶するＡバンク１４およびＢバンク１５と、複数のＰＥ１３に対応して設けられ、外部メモリとの間でデータ転送が行なわれるＩＯバンク１６とを含む。 - 特許庁 - The information processing apparatus which can process multiple tasks in parallel with one unit processor, wherein processing time limits are respectively set for at least some of the multiple tasks, includes a hardware means for management of multiple processing time limits corresponding to those multiple tasks with processing time limits respectively set therefor among the multiple tasks.
一単位のプロセッサによって複数のタスクを並行して処理可能な情報処理装置であって、前記複数のタスクの少なくとも一部には処理期限が設定され、前記複数のタスクのうち処理期限が設定された複数のタスクに対応した、複数の処理期限管理用ハードウエア手段を備えることを特徴とする、情報処理装置。 - 特許庁 - The signal processing circuit 1 is equipped with a main controller 14 which acquires information for processing used for signal processing, a storage 12 which stores the information for processing acquired by the main controller 14, and a processor 16 which operates in parallel with the main controller 14 and performs signal processing, based on the information for processing stored in the storage 12.
信号処理回路１０は、信号処理に用いられる処理用情報を取得する主制御部１４と、主制御部１４によって取得された処理用情報を格納する記憶部１２と、主制御部１４と並行して動作し、記憶部１２に格納された処理用情報に基づいて信号処理を行う処理部１６と、を備える。 - 特許庁
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