「parallel-processor」を含む例文一覧(529)
＜前へ 1 2 3 4 5 6 7 8 9 10 11- This control method comprises supplying each of a plurality of pixel data to be processed in parallel to each corresponding element processor PE (S11 and S12); judging whether a specified operation is to be executed or not based on the pixel data supplied to each PE (S13); and performing a control so as to execute the operation only when the specified operation is judged to be executed.
並列処理すべき複数の画素データのそれぞれを、対応する要素プロセッサ（ＰＥ）に供給し（Ｓ１１，Ｓ１２）、各ＰＥに供給された画素データに基づいて、画像処理における特定の演算を実行すべきかどうかを判断し（Ｓ１３）、その特定の演算を実行すべきと判断したときにのみ、その演算を実行するように制御する。 - 特許庁 - The audio decoder section 4b is prepared, in parallel, with an audio packet extraction section 43 which extracts audio packets constitute audio data to the input b of the sector data from an external memory 5 connected to the front end processor section 4a, a supplementary packet extraction section 48 which extracts the supplementary packets consisting of supplementary data and a frame information extraction section 52.
オーディオデコーダー部４ｂは、フロントエンドプロセッサ部４ａに接続された外部メモリ５からのセクターデータの入力ｂに対してオーディオデータよりなるオーディオパケットAudio Packetを抽出するオーディオパケット抽出部４３と、サプリメンタリーデータよりなるサプリメンタリーパケットSupplementary Packetを抽出するサプリメンタリーパケット抽出部４８と、フレーム情報抽出部５２を並列に用意する。 - 特許庁 - The information processor of this invention is provided with a 1st coding circuit 702 that applies error correction coding to input data, an interleaver 702 that rearranges the input data in a prescribed sequence, and a 2nd coding circuit 703 that applies error correction coding to an output of the interleaver 701 and the 1st coding circuit 702 applies parallel processing to a plurality of the error correction coding algorithms.
入力データを誤り訂正符号化する第１の符号化回路７０２と、入力データを所定の順序に並べ替えるインタリーバ７０１と、インタリーバ７０１の出力を誤り訂正符号化する第２の符号化回路７０３とを具備し、複数の誤り訂正符号化アルゴリズムを第１の符号化回路７０２を用いて並列的に処理する。 - 特許庁 - A transmission device 1A comprises a transmission controller which performs transmission control corresponding to extension of the line and a transmission processor which transmits an old packet generated by converting a TDM signal transmitted by the line before the extension and a new packet generated by converting a TDM signal transmitted by a line after the extension to a packet switching network PSN in parallel.
送信装置１Ａは、回線の増設に応じた送信制御を実行する送信コントローラと、増設前の回線で伝送されたＴＤＭ信号を変換して生成された旧パケットと増設後の回線で伝送されたＴＤＭ信号を変換して生成された新パケットとをパケット交換網ＰＳＮに並列に送信する。 - 特許庁 - To secure a storage capacity without moving data even if a plurality of processes are performed in parallel and to quickly perform the respective processes in a data processor capable of performing the plurality of processes including at least two of a print process, a FAX reception process, a FAX transmission process, a scan process and a copy process.
プリント処理，ＦＡＸ受信処理，ＦＡＸ送信処理，スキャン処理，及びコピー処理のうち、少なくとも２つ以上を含む複数の処理を実行可能なデータ処理装置において、複数の処理が並行して実行される場合にもデータの移動を行うことなく記憶容量を確保して、各処理を迅速に実行可能とすること。 - 特許庁 - The signal processor 1 includes: a data register 12 for storing data to be calculated; a plurality of calculators 11-1 to 11-m for calculating data stored in the data register 12 in parallel; and a controller 13 for controlling the calculation by the plurality of computing elements 11-1 to 11-m in response to a program stored in an instruction memory 14.
信号処理装置１は、演算対象のデータを記憶するデータレジスタ１２と、データレジスタ１２に記憶されたデータを並列に演算可能な複数の演算器１１−１〜１１−ｍと、命令メモリ１４に記憶されたプログラムに応じて複数の演算器１１−１〜１１−ｍによる演算を制御するコントローラ１３とを含む。 - 特許庁 - The image processing system includes a plurality of image processors 102A and 102B for ripping and layout processing of image data and an image controller 101 for distributing each ripping of the image data for every object unit and each layout processing of the ripped page to each image processor for parallel processing based on the variable print printing job.
画像データのリッピング処理およびレイアウト処理を行なう複数の画像処理部１０２Ａ、１０２Ｂと、バリアブルプリントの印刷ジョブに基づき、画像データのオブジェクト単位の各リッピング処理およびリッピング処理が終了したページの各レイアウト処理を各画像処理部に分散して並列処理させる画像処理コントローラ１０１と、を有する。 - 特許庁 - To provide an image processor which can specifies the position of a specific analysis place by correcting deviation in the distance between a body to be examined and a camera, deviation in the angle between the body to be examined and an image pickup plane, a shift in position in parallel to the image pickup plane of the camera, and errors due to rotation, etc.
同一被験物について経時的に複数枚撮影された画像において、被験物とカメラとの距離のずれや、被験物と撮像面との角度のずれや、カメラの撮像面と平行方向への位置のずれおよび回転などによる誤差を補正して、特定の分析箇所の位置を特定することのできる画像処理装置を提供する。 - 特許庁 - An electronic apparatus 100 includes: a touch panel 120 capable of acquiring plural touch coordinates; and a processor that acquires first and second touch coordinates through the touch panel 120, thereby allowing a ruler 120X to be displayed at a position corresponding to the first and second touch coordinates on the touch panel 120 in parallel with the line connecting the first and second touch coordinates.
電子機器１００は、複数のタッチ座標を取得可能なタッチパネル１２０と、タッチパネル１２０を介して第１および第２のタッチ座標を取得することによって、タッチパネル１２０に、第１および第２のタッチ座標に対応する位置に、第１および第２のタッチ座標を結ぶ線と平行に、定規１２０Ｘを表示させるためのプロセッサとを含む。 - 特許庁 - This processor is equipped with a script interpretating part 56 which obtains a script 300 reprsenting the execution order of image processes wherein simultaneous parallel execution is allowed in specific form and interprets the execution order that the script 30 shows and an image processing part 57 which performed the processes in the execution order interpreted by the scrip interpretation part 56.
複数の画像処理の、同時並行な実行であることが許容された実行順序が所定形式で表されてなるスクリプト３００を取得して、そのスクリプト３００が表す実行順序を解釈するスクリプト解釈部５６と、それら複数の画像処理を、スクリプト解釈部５６によって解釈された実行順序で実行する画像処理部５７とを備えている。 - 特許庁 - The television signal processor is provided with the output waveform shaping circuit at an output side of the crystal oscillator, and the output waveform shaping circuit is constituted of a first resistor for connecting an input terminal and an output terminal of the output waveform shaping circuit and a second resistor and a capacitor connected in parallel between the output terminal of the output waveform shaping circuit and earth.
テレビ信号処理装置において，水晶発振器の出力側に出力波形整形回路を備え，前記出力波形整形回路は出力波形整形回路の入力端子と出力端子を接続する第１の抵抗器と，出力波形整形回路の出力端子とアース間に並列接続された第２の抵抗器とコンデンサで構成される。 - 特許庁 - A processor 100 comprises an integrated circuit mounted with an SIMD type arithmetic device 16 and an arithmetic device 14 thereon, each capable of executing arithmetic operation in parallel, and in order to minimize arithmetic operation time of predetermined instructions, a schedule control device 11 distributes the arithmetic operation initiated by the instructions to the SIMD type arithmetic device 16 and the arithmetic device 14.
互いに並列に演算を実行可能なＳＩＭＤ型演算装置１６及び演算装置１４を１つの集積回路に搭載したプロセッサ１００であって、所定の命令の演算時間が最小になるように、前記命令に伴う演算をＳＩＭＤ型演算装置１６と前記演算装置１４に配分するスケジュール制御装置１１、を有することを特徴とする。 - 特許庁 - The processor adopting the VLIW architecture is provided with: an instruction analysis means having a plurality of debugging instruction detection means of the same number as that of instructions allowed to be performed in parallel; and an instruction canceling means for canceling the performance of an instruction included in the same performance unit as a debugging instruction and arranged on an address of a higher rank than the debugging instruction when the debugging instruction is detected.
ＶＬＩＷアーキテクチャを採用したプロセッサに、並列実行が可能な命令数と同じ数のデバッグ命令検出手段を備える命令解析手段と、デバッグ命令が検出された際に、デバッグ命令と同一の実行単位に含まれ且つ前記デバッグ命令より高位のアドレスに配置されている命令の実行を取り消す命令取消手段を備えたことを特徴とする。 - 特許庁 - A computer of a picture processor 10 uses a printer driver 3 to perform the processing for generation of image data based on a plotting request from an application 1 and the processing for conversion of the plotting request to a graphic command in parallel and transmits one having a smaller transmission data volume of image data and the graphic command obtained by respective processings to a printer 20 as print data.
画像処理装置１０のコンピュータは、プリンタドライバ３を用い、アプリケーション１からの描画要求に基づいてイメージデータを作成する処理とその描画要求をグラフィックコマンドに変換する処理とを並行して行ない、それらの処理によってそれぞれ得られたイメージデータとグラフィックコマンドのうち、送信データ量の少ない方を印刷データとしてプリンタ２０に送信する。 - 特許庁 - The RAID adapter starts a parity generating operation, parallel commands are dispatched to the array processors such that a partial parity value is respectively generated from each data block on a drive of each managed RAID storage drive, the partial parity value is received by the RAID adapter from each array processor, and the partial parity values are combined by the RAID adapter to generate a complete parity value.
ＲＡＩＤアダプタはパリティ生成操作を開始し、管理される各ＲＡＩＤストレージ・ドライブのドライブ上のデータ・ブロックから部分的なパリティ値を各々生成するよう、並列命令がアレイ・プロセッサにディスパッチされ、部分的なパリティ値が各アレイ・プロセッサからＲＡＩＤアダプタで受信され、部分的なパリティ値がＲＡＩＤアダプタで結合されて、完全なパリティ値を生成する。 - 特許庁 - Each processor core 102 is provided with tile memories 112, 113, 114, 115 for components SS, DS, SD, DD for reversible wavelet transformation, code memories 122, 123, 124 for the components DS, SD, DD, three sets of context models 116, 117, 118 that are operated independently, and FSM coders 119, 120, 121 to conduct parallel coding and decoding.
各プロセッサコア１０２は、可逆ウェーブレット変換のＳＳ，ＤＳ，ＳＤ，ＤＤの各成分のためのタイルメモリ１１２，１１３，１１４，１１５とＤＳ，ＳＤ，ＤＤ成分のためのコードメモリ１２２，１２３，１２４、独立して動作する３組のコンテキストモデル１１６，１１７，１１８及びＦＳＭコーダ１１９，１２０，１２１を備え、ＤＳ，ＳＤ，ＤＤの各成分の符号化、復号化を並列に行う。 - 特許庁 - A memory management device of improved memory use efficiency suitable for real time parallel processing has an interface for every processor to prevent a load concentration, has an exclusive register separate from the interfaces to ensure page mapping in a fixed time, and gives the interfaces a function of requesting page mapping to the register to allocate and release a page without the intervention of a CPU 5.
プロセッサ毎にインターフェースを設けて負荷の集中を防止し、インターフェースと別に専用の登録装置を設けて一定時間内のページマッピングを保証し、インターフェースには登録装置にページマッピングを要求する機能を与えてＣＰＵの介入なしにページの割当てと開放を行い、リアルタイムな並列処理に適したメモリ利用効率の良いメモリ管理装置を提供する。 - 特許庁 - To provide an information management method which while sharing information between a plurality of nodes on a network, can concertedly edit and process the shared information in parallel without competing with each other or without being restricted in access more than necessary and can finally reflect the edited information as storage information in a unified form, and to provide an information processor as a node.
ネットワーク上の多数のノード間で情報共有しながら、互いに競合することなく、必要以上にアクセスを制限されることもなく、協調して並行的に共有情報の編集加工ができ、最終的に統一された形で保存情報として反映させることが可能な情報の管理方法、及びノードとしての情報処理装置を提供する。 - 特許庁 - The video signal processor is provided with: a noise detection line 31 which is prepared in parallel to a video signal line 30 so as to detect noise competent to superimposed external noise when an analog video signal is transmitted through the video signal line 30; and an analog signal processing unit 32 which offsets the external noise superimposed on the analog video signal using the noise detected by the noise detection line 31.
アナログ映像信号が映像信号ライン３０を介して伝送されるときに重畳される外来ノイズに相当するノイズを検出するように、その映像信号ライン３０に並行して配設されるノイズ検出ライン３１と、アナログ映像信号に重畳した外来ノイズをノイズ検出ライン３１により検出されたノイズを用いて相殺するアナログ信号処理部３２とを備える。 - 特許庁 - In an image processing method, image data developed in a memory are divided longways, each piece of the divided image data is performed with JPEG (Joint Photographic Experts Group) compression processing in parallel; a prescribed amount of code data are asynchronously written every time a prescribed amount of the compression data are stored; and information allowing identification of writing of own processor is recorded in the memory.
この発明の実施の一形態である画像処理方法は、メモリに展開された画像データを縦方向に分割し、それぞれを別のプロセッサで並列にＪＰＥＧ圧縮処理し、一定量の圧縮データが貯まる度に、非同期に一定量の符号データを書込み、また、メモリ上に自プロセッサが書き込んだことを識別可能な情報を記録することを特徴とする。 - 特許庁 - The processor adopting the VLIW architecture is provided with an instruction analysis means including a plurality of debugging instruction detection means corresponding to the same number as the number of instructions allowed to be performed in parallel, and an instruction canceling means for canceling the performance of an instruction included in the same performance unit as a debugging instruction and arranged on an address higher than the debugging instruction when the debugging instruction is detected.
ＶＬＩＷアーキテクチャを採用したプロセッサに、並列実行が可能な命令数と同じ数のデバッグ命令検出手段を備える命令解析手段と、デバッグ命令が検出された際に、デバッグ命令と同一の実行単位に含まれ且つ前記デバッグ命令より高位のアドレスに配置されている命令の実行を取り消す命令取消手段を備えたことを特徴とする。 - 特許庁 - In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.
１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁 - A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.
グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁 - Since the correspondence relation of connection with the external bus can be changed according to the data transferred through the external bus, a data processor to which this semiconductor integrated circuit is applied is able to partially use the external bus, which can be used divisionally to transfer data by plural bus masters in parallel, so that the data transfer efficiency is improved.
外部バスを介してやり取りされるデータに応じて外部バスとの接続の対応関係を変更可能であるため、この半導体集積回路が適用されるデータ処理装置において、外部バスを部分的に使用することができるので、上記外部バスの分割使用が可能とされ、複数のバスマスターによるデータ転送の並行実行が可能とされるので、データ転送効率の向上を図ることができる。 - 特許庁 - The detecting device for detecting skew of first and second analog signals supplied in parallel from a signal generating device to a signal processor is provided with a multiplying part for multiplying the first analog signal by the second analog signal outputted by the signal generating device, and a detecting part for outputting signal of a level corresponding to a skew value on the basis of a multiplication result in the multiplying part.
信号発生装置から信号処理装置に対して並列に供給する第１及び第２のアナログ信号のスキューを検出する検出装置であって、信号発生装置が出力する、第１のアナログ信号と第２のアナログ信号とを乗算する乗算部と、乗算部における乗算結果に基づいて、スキューの値に応じたレベルの信号を出力する検出部とを備える検出装置を提供する。 - 特許庁 - The machine body 1 of the image processor is mounted with an image forming apparatus 4 in which a photosensitive material P is irradiated linearly with a laser beam to print an image, and transport apparatuses 51 to 55 which transport the photosensitive material P while receiving the laser beam emitted from the image forming apparatus 4 The transport apparatus 52 is constructed so as to print images while transporting a plurality of photosensitive materials in parallel.
感光材料Ｐにライン状にレーザー光を照射して画像焼付を行う画像形成装置４と、画像形成装置４から照射されるレーザー光を受けながら感光材料Ｐを搬送させる搬送装置５１〜５５とを機体１に搭載した画像処理機において、搬送装置５２は、複数の感光材料を並列搬送しながら画像の焼付を行えるようにしている構成とした。 - 特許庁 - The image processor 102 receiving image data line by line and outputting image data of a plurality of lines in parallel to a multiline recording section recording a plurality of lines simultaneously comprises an inverter 105 for inverting the polarity of the received image data, and a selector 106 for outputting the received image data after inverting the polarity thereof through the inverter 105 or outputting it without inverting the polarity.
画像データを１ラインずつ入力して、複数ライン分の画像データを、複数ラインの記録を同時に行なうマルチライン記録部に対し、パラレルに出力する画像処理装置１０２であって、入力した画像データの極性を反転させるインバータ１０５と、入力した画像データの極性をインバータ１０５で反転させてから出力するか、反転させずに出力するかを選択するセレクタ１０６と、を備えることを特徴とする - 特許庁 - In a memory distribution type parallel computer for executing plural processes by plural processors connected through a communication network, each processor for executing at least one process out of plural processes has a scheduler for scheduling the data transfer of substitute data to respective processes and a data transfer means for executing data transfer through the communication network in accordance with the schedule.
通信ネットワークにより接続された複数の処理装置により複数のプロセスを実行する分散メモリ型並列計算機においては、複数のプロセスのうちの少なくとも１のプロセスを実行する各処理装置が、複数のプロセスに対し重複割付けされた変数に当該プロセスがデータを代入する場合に、代入されるデータの各プロセスへのデータ転送をスケジューリングするスケジューラと、スケジューラに従って、通信ネットワークを介するデータ転送を行うデータ転送手段とを有する。 - 特許庁 - A parallel processing processor 11 executing parallelly operation processing for secretly distributed processing and secret restoration processing and communication protocol processing configures a device for distributed authentication and this small-sized and convenient device can carry out fast distributed authentication processing by executing parallelly a matrix (simultaneous polynomial) operation in the secretly distributed processing and the secret restoration processing and communication protocol processing with each member without using a dedicated hardware.
秘密分散処理および秘密復元処理のための演算処理と、通信プロトコル処理とを並列に実行する並列処理プロセッサ１１により分散認証のための装置を構成し、秘密分散処理および秘密復元処理における行列（連立多項式）演算と、各メンバとの間の通信プロトコル処理とを並列的に実行するようにすることにより、専用のハードウェアを使用することなく、小型かつ簡便な装置でソフトウェアによる高速な分散認証処理を実行することができるようにする。 - 特許庁
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