「sRAM」を含む例文一覧(1146)
＜前へ 1 2 3 4 5 6 7 8 9 10 11 .... 22 23 次へ＞- HOT PROCESS STI IN SRAM DEVICE AND METHOD OF MANUFACTURING
ＳＲＡＭデバイスにおけるＨＯＴプロセスＳＴＩおよび製造方法 - 特許庁 - An SRAM 24 keeps data even in an OFF state of an ignition switch 40.
ＳＲＡＭ２４は、イグニッションスイッチ４０のオフ時にもデータを保持する。 - 特許庁 - To decrease gate leak current while keeping small area of an SRAM cell.
ＳＲＡＭセルを小面積のまま、ゲートリーク電流を少なくすること。 - 特許庁 - A two-port memory 6 is composed of a two-port SRAM with the same configuration as that of a two-port SRAM constituting a two-port memory 3 in a FIFO memory 2.
２ポートメモリ６は、ＦＩＦＯメモリ２において２ポートメモリ３を構成する２ポートＳＲＡＭと同一構成の２ポートＳＲＡＭからなる。 - 特許庁 - SRAM MEMORY CELL EVALUATING METHOD AND PROGRAM
ＳＲＡＭメモリセルの評価方法及びＳＲＡＭメモリセルの評価プログラム - 特許庁 - To reduce leakage by effectively alleviating the standby voltage of an SRAM.
ＳＲＡＭのスタンドバイ電圧を効果的に緩和してリークを削減する。 - 特許庁 - The formed image data are temporarily stored in an SRAM 39.
形成された画像データはＳＲＡＭ３９に一時的に記憶される。 - 特許庁 - The semiconductor device comprises a logic circuit 83 and an SRAM 84 operating at 0.5 V.
論理回路部８３及びＳＲＡＭ部８４は０.５Ｖで動作する。 - 特許庁 - The same signal (data) are input through an SiP substrate 300 to the SRAM type FPGA 101 and the SRAM type FPGA 102.
ＳＲＡＭ型ＦＰＧＡ１０１とＳＲＡＭ型ＦＰＧＡ１０２には、ＳｉＰ基板３００を介して同一の信号（データ）が入力される。 - 特許庁 - A CPU 8 outputs a control signal EN (an 'H' level) before starting access to a next SRAM after completion of access to an SRAM.
ＳＲＡＭへのアクセスが終了後、次のＳＲＡＭへのアクセスを開始する前にＣＰＵ８は、制御信号ＥＮ（「Ｈ」レベル）を出力する。 - 特許庁 - To provide an SRAM (semiconductor memory) having large soft error resistivity.
ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。 - 特許庁 - TEST METHOD FOR SWITCHING REDUNDANT CIRCUIT IN SRAM PELLET
ＳＲＡＭペレットにおける冗長回路切り替えのための検査方法 - 特許庁 - SRAM CELL WITH REDUCED STANDBY LEAKAGE CURRENT AND METHOD OF FORMING SAME
待機時漏れ電流を低減したＳＲＡＭセルとその形成方法 - 特許庁 - In the cash mode, the SRAM 2 is used as the cache memory as it is.
キャッシュ・モードでは、ＳＲＡＭ２をそのままキャッシュメモリとして利用する。 - 特許庁 - The SRAM 40 includes an isochronous data area and an asynchronous data area.
ＳＲＡＭ４０がアイソクロナスデータ領域とアシンクロナスデータ領域を含む。 - 特許庁 - An SRAM type FPGA 101 and an SRAM type FPGA 102 store the same configuration data, and operates as the same circuit.
ＳＲＡＭ型ＦＰＧＡ１０１とＳＲＡＭ型ＦＰＧＡ１０２は、同一のコンフィグレーションデータを記憶しており、同一の回路として動作する。 - 特許庁 - To provide an SRAM which can increase the stability of a memory cell.
メモリセルの安定性を増すことができるＳＲＡＭを提供すること。 - 特許庁 - Input image data are written to the SRAM 101 in an address order first.
まず入力画像データを、アドレス順にＳＲＡＭ１０１に書き込む。 - 特許庁 - To provide a semiconductor device which can be initialized by unit SRAM.
単位ＳＲＡＭ単位で初期化できる半導体装置を提供する。 - 特許庁 - The SRAM has a source-earthed NMOS transistor Q7.
ＳＲＡＭセルは、ソースが接地されたＮＭＯＳトランジスタＱ７を有する。 - 特許庁 - The motion vector detection section 62 refers to the data, by switching between the advance read purpose SRAM 64 and the SRAM 66 to advance motion search.
動きベクトル検出部６２は、先読み用ＳＲＡＭ６４と通常のＳＲＡＭ６６とを切り替えて参照し、動き探索を進める。 - 特許庁 - To prevent a failure caused by radiation damage in an SRAM cell.
ＳＲＡＭセルにおける放射線損傷による不具合を防止する。 - 特許庁 - An embodiment 1 relates to plane constitution of an SRAM.
本実施の形態１は、ＳＲＡＭの平面構成に関するものである。 - 特許庁 - The SRAM 4 consists of inverters 6, 7 and MOS transistors 8, 9.
ＳＲＡＭ４は、インバータ６、７と、ＭＯＳトランジスタ８、９とからなる。 - 特許庁 - To provide an SRAM which can miniaturize a memory cell size.
メモリセルサイズを小型化することが可能なＳＲＡＭを提供すること。 - 特許庁 - To provide a semiconductor device enabling miniaturization of an SRAM part.
ＳＲＡＭ部の小型化が可能な半導体装置を提供すること。 - 特許庁 - To find a new SRAM memory cell structure having good retention, read and write stability while still retaining improved overall dimensions.
改善された全体寸法を維持しながら、良好な保持、読出し、および書込み安定性を有する新規なSRAMメモリセル構造を見い出すこと。 - 特許庁 - A deep n-type well 133 is provided at the bottom surface side of the SRAM-P type well 185 and the SRAM-N type well 189.
ＳＲＡＭ−Ｐ型ウェル１８５およびＳＲＡＭ−Ｎ型ウェル１８９よりも底面側には、ディープＮ型ウェル１３３が設けられている。 - 特許庁 - To provide a SRAM (semiconductor memory device) having high tolerance to soft errors.
ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。 - 特許庁 - To effectively lower the standby voltage in an SRAM to reduce the leakage current.
ＳＲＡＭのスタンドバイ電圧を効果的に緩和してリークを削減する。 - 特許庁 - To enable the fine inspection of elements constituting one bit in an SRAM.
ＳＲＡＭにおいて１ビットを構成する素子を細かく検査可能とする。 - 特許庁 - STRUCTURE OF SRAM HAVING ASYMMETRIC SILICIDE FILM AND METHOD FOR FABRICATING THE SAME
非対称シリサイド膜を有するＳＲＡＭの構造及びその製造方法 - 特許庁 - The length of the shift register and the SRAM line is equal to that of one fuse word.
シフトレジスタおよびＳＲＡＭラインの長さは、１つのヒューズワードに等しい。 - 特許庁 - MOBILE COMMUNICATION DEVICE HAVING INTEGRATED EMBEDDED FLASH AND SRAM MEMORY
集積化埋込型フラッシュ及びＳＲＡＭメモリを有する移動通信装置 - 特許庁 - PULSE SIGNAL GENERATING CIRCUIT AND SRAM WITH THE SAME
パルス信号生成回路及びこのパルス信号生成回路を有するＳＲＡＭ - 特許庁 - A sense amplifier 14 of a SRAM module comprises a sense amplifier of a flip-flop type.
ＳＲＡＭモジュールのセンスアンプ１４は、フリップフロップ型のセンスアンプからなる。 - 特許庁 - To provide a semiconductor memory device capable of writing continuous data over a plurality of row addresses while using a one-write type SRAM element for a storage element.
記憶素子に１ライト型SRAM素子を用いながら、複数のロウアドレスにまたがる連続データの書き込みを可能とする半導体記憶装置を提供する。 - 特許庁 - To improve soft error resistance without increasing the cell area of an SRAM cell or the manufacture man-hour, and without deteriorating the characteristics of the SRAM cell.
ＳＲＡＭセルのセル面積や製造工数の増加、さらにはＳＲＡＭセルの特性低下等を生じさせることなく、ソフトエラー耐性を改善する。 - 特許庁 - Thanks to addition of a global bit line, the communication between SRAM cells on an SRAM device is not limited to a pair of vertical bit lines as before.
グローバルビット線の追加により、ＳＲＡＭ装置上のＳＲＡＭセル間のコミュニケーションが、従来のような１対の垂直ビット線に限定されない。 - 特許庁 - An input/output buffer control circuit 4 controls output states of input/output buffers OISO-OIS15 of SRAM chip SM based on a signal CEsB, a signal OEB, and a signal WEB.
入出力バッファ制御回路4は、信号CEsBと、信号OEBと、信号WEBとに基づき、SRAMチップSMの入出力バッファOIS0〜OIS15の出力状態を制御する。 - 特許庁 - The local power line (vssm) of one SRAM module 2 and the another SRAM module 3 is shared by a shared local power line (vssm) 22.
一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。 - 特許庁 - To provide an SRAM device which can set a threshold voltage of a selection transistor appropriate for all the cells on an SRAM array.
本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。 - 特許庁 - To achieve a small cell area of SRAM and a stable operation margin in a Loadless4T-SRAM configured by a vertical transistor SGT.
縦型トランジスタＳＧＴで構成されたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。 - 特許庁 - A semiconductor chip 10 includes a product integrated circuit 11, and a first SRAM circuit 12 and a second SRAM circuit 13 which are used for process failure detection.
半導体チップ１０は、製品集積回路１１と、プロセス不良検出に利用される第１及び第２ＳＲＡＭ回路１２、１３とを有する。 - 特許庁 - In such a semiconductor device, a circuit of the SRAM is designed so that an operation margin for writing or reading for the SRAM cell is expanded.
このような半導体装置において、ＳＲＡＭセルの書き込み又は読み出し動作マージンを拡大するようＳＲＡＭの回路設計を行う。 - 特許庁 - There are four memory sets, two sets thereof are internal SRAM, other two sets thereof are external DRAM, and a completely random access is carried out at 100 MHz of maximum speed in each external DRAM memory set.
4つのメモリセットが存在し、2つが内部SRAM、他の2つが外部DRAMとなり、外部DRAMメモリセットでは完全なランダムアクセスを最高100MHzの速度で行える。 - 特許庁 - A motion compensation section 60 includes an advance read purpose SRAM 64, in addition to a SRAM 66 in order to store pixel data transferred from the frame memory 80.
動き補償部６０は、フレームメモリ８０から転送した画素データを保持するために、ＳＲＡＭ６６とは別に、先読み用ＳＲＡＭ６４を有する。 - 特許庁 - To save power by further reducing power consumption at the time of driving with SRAM-held data in a liquid crystal display device which has an installed SRAM.
ＳＲＡＭを内蔵した液晶表示装置において、ＳＲＡＭ保持データによる駆動時の消費電力を更に低減して一層の省電力化を図る。 - 特許庁 - The global decoder 71 comprises a first logic block 96 receiving an address specifying input 101 and outputting a signal for selecting individual column 12C of a memory cell of the SRAM array 99.
グローバルデコーダ(71)は、アドレス指定入力(101)を受け取り、SRAMアレイ(99)のメモリセルの個々の列(12)を選択するための信号を出力する第1の論理ブロック(96)を含む。 - 特許庁 - The mediation cell DC is provided adjacent to the SRAM cell MC1 and the SRAM cell MC2 and is connected with the word lines WLA, WLB.
仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して設けられ、ワード線ＷＬＡ、ＷＬＢが接続されている。 - 特許庁
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