「serial interface」を含む例文一覧(729)
＜前へ 1 2 .... 5 6 7 8 9 10 11 12 13 14 15 次へ＞- A Serial-Parallel Interface selectably forwards RF signals within the receiver's frequency channels to the mixer, so that these signals are demodulated into in-phase (I) and quadrature (Q) signals to provide a common IF output from the multi-mode receiver.
ミキサに受信機の周波数チャネル内のＲＦ信号群を直並列インタフェースが選択可能に送り、これらの信号を同相（Ｉ）信号と直交位相（Ｑ）信号とに復調してマルチモードの受信機からの共通のＩＦ出力とする。 - 特許庁 - To provide a semiconductor integrated circuit device which has, e.g. a multi-channel serial interface circuit having stable characteristics mounted therein in a simple and reliable manner, and a method for designing the device.
従来のＡＳＩＣ方式半導体集積回路装置にシリアルデータインターフェイス回路を搭載する場合には品種毎にクロックツリー構成を注意深く設計する必要があり、設計工期の長期化を招いたり、設計品質の均一化を計るのも難しい。 - 特許庁 - When an HDD 1 that is one example of this data storage device receives transition requirement (PMREQ) to the power save mode from a host 51 (S11), the HDD 1 decides whether to transit a serial interface part 236 to the power save mode or not on the basis of an execution state of a command (S12).
本発明の一例であるＨＤＤ１は、ホスト５１からパワー・セーブ・モードへの遷移要求（PMREQ）を受信すると（Ｓ１１）、シリアル・インターフェース部２３６をパワー・セーブ・モードに遷移させるかを、コマンドの実行状態に基づいて判断する（Ｓ１２）。 - 特許庁 - A communication control section 114 gives a wire communication control field to transmission data, a radio communication control signal generating section 115a adds a radio communication control field to the transmission data, a serial interface section 18 encodes the resulting data and a radio communication medium control section 119 wirelessly transmits the encoded data.
通信制御部114で、送信データに有線通信制御フィールドを付加し、無線通信制御信号発生部115aで、無線通信制御フィールドを付加し、シリアルインタフェース部118で符号化して、無線通信媒体制御部119から無線送信する。 - 特許庁 - A direct downconversion receiver architecture has a DC loop to remove DC offset from the signal components, a digital variable gain amplifier (DVGA) to provide a range of gains, an automatic gain control (AGC) loop to provide gain control for the DVGA and RF/analog circuitry, and a serial bus interface (SBI) unit to provide controls for the RF/analog circuitry via a serial bus.
信号成分からＤＣオフセットを除去するＤＣループと、利得レンジを提供するデジタル可変利得増幅器（ＤＶＧＡ）と、ＤＶＧＡとＲＦ／アナログ回路に対して利得制御を行う自動利得制御（ＡＧＣ）ループと、シリアルバスを介してＲＦ／アナログ回路に対して制御を提供するシリアルバスインターフェイス（ＳＢＩ）ユニットとを有するダイレクトダウンコンバート受信機アーキテクチャとした。 - 特許庁 - The direct downconversion receiver architecture includes: a DC loop to remove DC offset from signal components; a digital variable gain amplifier (DVGA) to provide a range of gains; an automatic gain control (AGC) loop to provide gain control for the DVGA and RF/analog circuitry; and a serial bus interface (SBI) unit to provide controls for the RF/analog circuitry via a serial bus.
信号成分からＤＣオフセットを除去するＤＣループと、利得レンジを提供するデジタル可変利得増幅器（ＤＶＧＡ）と、ＤＶＧＡとＲＦ／アナログ回路に対して利得制御を行う自動利得制御（ＡＧＣ）ループと、シリアルバスを介してＲＦ／アナログ回路に対して制御を提供するシリアルバスインターフェイス（ＳＢＩ）ユニットとを有するダイレクトダウンコンバート受信機アーキテクチャ。 - 特許庁 - An interface 16 outputs a serial signal 15 received from the radio selective calling receiver 14 to an external display device 17, identifies a voice command included in a text head of the serial signal 15, and outputs a control signal 18 with a pattern corresponding to a predetermined command code, when the voice command 23 matches a predetermined command code.
インタフェース装置１６は、無線選択呼出し受信機１４から受信したシリアル信号１５を外部表示装置１７に出力するとともにシリアル信号１５の文頭に含まれている音声用コマンドの識別を行ない、その音声用コマンド２３が予め定められたコマンドコードに合致する場合、合致したコマンドコードに対応したパターンの制御信号１８の出力を行う。 - 特許庁 - To obtain a direct down converting receiver architecture having a DC loop for removing a DC offset from a signal component, a digital variable gain amplifier (DVGA) for providing a gain range, an automatic gain control (AGC) loop for performing gain control relating to the DVGA and RF/analog circuits, and a serial bus interface (SBI) unit for providing control relating to the RF/analog circuits via a serial bus.
信号成分からＤＣオフセットを除去するＤＣループと、利得レンジを提供するデジタル可変利得増幅器（ＤＶＧＡ）と、ＤＶＧＡとＲＦ／アナログ回路に対して利得制御を行う自動利得制御（ＡＧＣ）ループと、シリアルバスを介してＲＦ／アナログ回路に対して制御を提供するシリアルバスインターフェイス（ＳＢＩ）ユニットとを有するダイレクトダウンコンバート受信機アーキテクチャを提供する。 - 特許庁 - An ASIC 20 as the semiconductor integrated circuit includes a high-speed serial interface 30B connectable with a CPU 11, and also includes a dummy debug serial module 22 which has a register specification equal to a normal UART module 23, and when register access for data transmission and reception is performed from the CPU side, considers the register access as a debug command and performs register access to a local bus 21.
半導体集積回路としてのＡＳＩＣ２０は、ＣＰＵ１１と接続し得る高速シリアルインタフェース３０Ｂを備えていると共に、通常のＵＡＲＴモジュール２３と同等のレジスタ仕様を有し、ＣＰＵ側からデータ送受信のためのレジスタアクセスを行うと、そのレジスタアクセスをデバッグコマンドとみなして、ローカルバス２１へのレジスタアクセスを行うダミーデバッグシリアルモジュール２２を備えた。 - 特許庁 - The decoration pattern control board 30 can receives the performance display command, etc., from the sub-control board 35 by initializing the serial interface 303, so that the subsequent performance display commands from the sub-control board 35 are received and stored in a command reception buffer.
装飾図柄制御基板３０は、シリアルインタフェース３０３が初期化されることによりサブ制御基板３５からの演出表示コマンド等の受信が可能となり、これ以降サブ制御基板３５からの演出表示コマンドは受信してコマンド受信バッファに蓄積する。 - 特許庁 - The high-speed serial interface block is provided with: a reception buffer 11 for receiving reception data; and a control part 15 for performing processing to be performed when the response is not returned from the completer within a prescribed time when the reception buffer overflows.
上記高速シリアルインタフェースブロックは、受信データを取り込むための受信バッファ（１１）と、上記受信バッファがオーバーフローした場合に、所定時間内に上記コンプリータから応答が無かった場合に行われる処理を実行させるための制御部（１５）とを設ける。 - 特許庁 - The user program 33 of a client computer 30 acquires the processing request made from a user by operating the computer 30 and registers the data inputted by the user, the terminal number identifying the registered user, and a business management serial number specifying a business request in trigger processing interface data bases 16-18.
クライアントコンピュータ３０のユーザプログラム３３は、ユーザ操作による処理要求を取得し、トリガー処理インタフェースデータベース１６〜１８に、ユーザが入力したデータ、登録元ユーザを識別する端末番号、業務要求を特定する業務管理通番を登録する。 - 特許庁 - The common control part 28 is connected with an integrated test jig 10 by serial communications, and a test of the PDS control part is performed via the common control part 28 and the conversion circuit 24, while a test of the Ethernet interface section is performed via the common control part 28.
共通制御部２８と統合検査治具１０とをシリアル通信で接続し、共通制御部２８及び変換回路部２４を介してＰＤＳ制御部の検査を行なうとともに、共通制御部２８を介してイーサインタフェース部の検査を行なう。 - 特許庁 - Concerning the serial data transfer device for a microcomputer having a bus connecting interface with an external device, a bus connecting data terminal is not always driven but is not used at all when there is no bus cycle, and a fixed non-using period exists even during a bus cycle period without fail.
外部デバイスとのバス接続インターフェースを有するマイコンのシリアルデータ転送装置において、バス接続データ端子は、常にドライブされているわけではなくバスサイクルが無い場合は全く使われず、バスサイクル期間中でも必ず一定の未使用期間が存在する。 - 特許庁 - To eliminate the effect due to signal delay or waveform distortion caused by connecting a measurement system, such as an LSI tester in an AC test, without enlarging the circuit scale so much, in a semiconductor integrated circuit having a built-in interface circuit for transferring serial data.
シリアルデータを転送するインタフェース回路を内蔵した半導体集積回路において、回路規模をあまり大きくすることなく、ＡＣテストにおいてＬＳＩテスタ等の測定系を接続することによる信号遅延や波形歪の影響を排除する。 - 特許庁 - When the signal DT5 with the high level is given to an abnormality notice signal generating section 7, the generating section 7 discriminates it to be a notice of the broken line of a twisted wire pair and this information is transmitted to an optical fiber via a parallel serial conversion circuit 8, an optical transmission section 9 and an optical interface 10.
”Ｈ“の信号ＤＴ５が異常通知信号生成部７に入力されると、より対線リンク断の通知と判断され、この情報は並直列変換回路８、光送信部９、光インターフェース１０を介して光ファイバへと送信される。 - 特許庁 - The serial communication interface is further provided with a bit rate modulator (203) which attains the desired bit rate by partially masking supply of the clocks for operation to the baud rate generator to attain the bit rate close to the desired bit rate.
さらに上記シリアルコミュニケーションインタフェースに、上記動作用クロックの上記ボーレートジェネレータへの供給を部分的にマスクすることで所望のビットレートを実現可能なビットレートモジュレータ（２０３）を設けることで、所要のビットレートに近いビットレートでのシリアル通信を実現する。 - 特許庁 - The ONU100 is provided with: an electro-optical conversion part 110 having an optical input/output terminal to be connected with a center side optical fiber 40; an ONU function part 120; a serial/parallel conversion part 130; and an interface module 140 for connecting an external node.
ＯＮＵ１００は、センタ側の光ファイバ４０と接続するための光入出力端を有する電気／光変換部１１０と、ＯＮＵ機能部１２０と、シリアル／パラレル変換部１３０と、外部ノードを接続するためのインタフェースモジュール１４０とを備えている。 - 特許庁 - The VTR 2 uses a time code signal which is multiplexed on the serial digital interface signal to detect information which copes in 1/30 sec, and generate field information and the phase of the video signal is locked with that of a time code signal and the video signal is recorded/reproduced.
ＶＴＲ２では、シリアルデジタルインタ−フェ−ス信号に多重されたタイムコード信号を用い、１／３０秒に対応する情報を検出し、フィ−ルド情報を生成し、ビデオ信号とタイムコード信号を位相ロックさせ記録再生することを可能にする。 - 特許庁 - To avoid inconvenience caused by mismatching between a transmission data amount of data to be transmitted from a present device and a reception data amount of data to be received at an opposite device, at the devices which are connected by a serial interface and exchange data.
シリアルインターフェイスで接続されてデータの送受を行う機器において、自機から送信するデータの送信データ量と、相手機器において受信されるデータの受信データ量とが不整合となることによって発生する不都合を回避できるようにする。 - 特許庁 - Serial interface modules 15-1 to 15-m and 41-1 to 41-m can adjust transfer performance by performing attachment/detachment in accordance with request transfer performance, and data is transmitted and received between a transfer controller 1 and an input-output device 4 through them.
シリアルインタフェースモジュール１５−１〜１５−ｍ，４１−１〜４１−ｍは要求転送性能に応じて着脱することで転送性能の調整が可能で、それらを介して転送制御装置１と入出力装置４との間のデータの送受信が行われる。 - 特許庁 - To provide a method for automatically discriminating an access mode of a serial memory of an interface based upon an SPI to which a response bit is not imparted.
シリアスメモリのＤｏポートから出力される読み出しデータの先頭の応答ビットと読み出しコマンドの先頭との時間間隔を検出し、この時間間隔によってメモリサイズを判定する方法は、応答ビットが付与されていないＳＰＩ準拠のシリアルメモリには適用できない - 特許庁 - The pulse interval corresponding to the amount of operations of the operation lever of the radio transmitter 4 is converted into a digital value through a signal conversion circuit 523 and an AD converter 524, and turned into packet data by a USB (universal serial bus) interface tip 525 to be passed to a computer from a USB connector 2.
無線送信器４の操作レバーの操作量に対応するパルス間隔は、信号変換回路５２３及びＡＤ変換器５２４を経てディジタル値に変換され、ＵＳＢインターフェイスチップ５２５によってパケットデータとされてＵＳＢコネクタ２からコンピュータに渡される。 - 特許庁 - Thus, the main display unit communicating with the body by the high-speed serial interface system further achieves a hub function of connecting the body and the sub display unit, so that the dual mobile phone performs high-speed communication and achieves the low production cost.
このように、メイン本体と超高速シリアルインタフェース方式で通信するメイン表示ユニットがメイン本体とサブ表示ユニットとを接続させるハブ機能を更に果たすことによって、デュアル携帯電話は、高速通信を行いかつ低い製造コストを実現できる。 - 特許庁 - The electronic device includes: an interface circuit 20 receiving an external signal having SCL (Serial Clock) and SDA (Serial Data); an access monitoring circuit 16 detecting the start and the end of communication on the basis of a waveform of the SCL and SDA; and a communication failure detecting circuit detecting a communication failure when SCL stop time exceeds a predetermined failure determination time after detecting the start of communication.
ＳＣＬおよびＳＤＡを有する外部信号が入力されるインターフェース回路２０と、ＳＣＬとＳＤＡの波形に基づいて通信の開始と終了を検出するアクセス監視回路１６と、通信の開始を検出した後に、ＳＣＬの不変時間が予め定めた異常判定時間を越えた場合に通信異常を検出する通信異常検出回路を備えたことを特徴とする。 - 特許庁 - Thus, a control signal serially transmitted on a power line 100 is demodulated by the voltage superimposition multiplex interface part 121, the demodulated serial signal is converted into the parallel signal in the communication control part 122, and the parallel signal is inputted from an input port P into the CPU 11.
これにより、電源線１００上をシリアル伝送されてきた制御信号が電源重畳多重インタフェース部１２１で復調され、この復調シリアル信号を通信制御部１２２でパラレル信号とし、このパラレル信号を入力ポートＰからＣＰＵ１１内に入力する。 - 特許庁 - In a high speed serial interface mode, the terminal G1 for guard is connected to the guard reinforcing terminal GVSS1 by a first wiring GF1 formed at a wiring substrate, the terminal G2 for guard is connected to the guard reinforcing terminal GVSS2 by a second wiring GF2 formed in the wiring substrate.
高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１が配線基板に形成された第１の配線ＧＦ１によってガード補強用端子ＧＶＳＳ１に接続され、ガード用端子Ｇ２が配線基板に形成された第２の配線ＧＦ２によってガード補強用端子ＧＶＳＳ２に接続される。 - 特許庁 - In this USB device controller using a SRAM for an end point FIFO regulated in USB standard, a transfer data storing register 12 is provided in the data transfer route between the SRAM 11 functioning as the in-transfer end point FIFO and a serial interface engine (SIE) 2.
ＵＳＢ規格に規定されたエンドポイントＦＩＦＯにＳＲＡＭを使用したＵＳＢデバイスコントローラにおいて、イン転送用エンドポイントＦＩＦＯとして機能するＳＲＡＭ１１とシリアルインターフェイスエンジン（ＳＩＥ）２間のデータ転送経路に転送データ格納用のレジスタ１２を設けた - 特許庁 - In an interface system for Serial Advanced Technology Attachment (SATA) having a fast data access function and a method for the system, a memory of the system can be extended by a user, and the memory is used as a buffer or a cache between a SATA device and a south-bridge chip.
高速データアクセス機能を有するシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）のインターフェースシステム及びそのための方法であって、このシステムのメモリは、ユーザによって拡張されることが出来、そのメモリは、ＳＡＴＡデバイスとサウスブリッジチップ間でバッファやキャッシュとして使用される。 - 特許庁 - The CPU every chip 1 and peripheral ever chip 19 are interfaced by fast serial data communication to obtain the microcomputer which can have interface signal terminals decreased, reduces the oppression to in-circuit emulator dedicated signal terminals of this chip specifications, and is increased in the number of freely usable terminals.
ＣＰＵエバチップ１と周辺エバチップ１９の両者のインタフェースを高速シリアルデータ通信にて行うことにより、インタフェース信号端子を削減でき、本チップ仕様におけるインサーキットエミュレータ専用信号端子への圧迫を軽減し、自由に使用する端子数を増加したマイクロコンピュータが得られる。 - 特許庁 - A CPU 3 of the recorder 1 detects a state of the recorder 1, and delays a data transfer timing of the receiving buffer 4a from the serial interface circuit 2 on the basis of the judgement result, thereby controlling to transmit a control signal for controlling a data reception timing from the host to the host.
記録装置１のＣＰＵ３は、記録装置１の状態を判断し、その判断結果に基づいて、シリアルインタフェース回路２から受信バッファ４ａのデータ転送タイミングを遅延させることで、ホストからのデータ受信タイミングを制御する制御信号のホストへの送信を制御する。 - 特許庁 - A serial interface device includes a first signal terminal 104 shared as a data transmission terminal and a second control signal terminal, a second signal terminal 105 shared as a data reception terminal and a first control signal terminal, and four buffer amplifiers 107, 108, 110 and 111.
シリアルインターフェース装置において、データ送信端子と第２の制御信号端子とを共用化してなる第１の信号端子１０４と、データ受信端子と第１の制御信号端子とを共用化してなる第２の信号端子１０５と、４個のバッファアンプ１０７，１０８，１１０，１１１とを含む。 - 特許庁 - Thus, the host CPU sends information indicating hibernation as stopped state information to an embedded controller via a serial interface, so that when a digital still camera is started the next time, the starting method is determined to be a warm-boot method by a starting method determination program.
これにより、ホストCPUによりシリアルインタフェースを介して、エンベデッドコントローラに、休止状態情報としてハイバネーションを示す情報が送信され、デジタルスチルカメラが次回起動されるときは、起動方式決定プログラムにより、起動の方式がウォームブートの起動の方式に決定される。 - 特許庁 - Thus, digital data output from the serial interface are converted to an analog voltage in the DA converter 201, and the analog voltage output from the DA converter 201 is converted to a digital signal in the AD converter 102 and output from the digital signal processor 103 as the digital signal.
それによって、シリアルインターフェースから出力されるデジタルデータをＤＡコンバータ２０１でアナログ電圧に変換し、ＤＡコンバータ２０１から出力されるアナログ電圧をＡＤコンバータ１０２でデジタル信号に変換し、デジタルシグナルプロセッサ１０３からデジタル信号として出力する。 - 特許庁 - The serial communication interface is provided with: a baud rate generator (202) which counts the clocks for operation, and generates a reference clock for specifying unit transfer time based on the counted clocks for operation; and a transmission/reception controller (201) for performing transmission/reception control according to the generated reference clock.
上記シリアルコミュニケーションインタフェースに、上記動作用クロックをカウントし、それに基づいて、上記単位転送時間を規定するための基本クロックを生成するボーレートジェネレータ（２０２）と、生成された基本クロックに従って送受信制御を行うための送受信コントローラ（２０１）とを設ける。 - 特許庁 - In a semiconductor integrated circuit device 4 for use in a battery monitoring module 3, an MCU 10 has an I2C control block 12 for controlling serial communications such as the I2C, and an analog front-end 11 has an input/output buffer 13 serving as an interface of the I2C control block 12.
バッテリ監視モジュール３に用いられる半導体集積回路装置４において、ＭＣＵ１０には、Ｉ２Ｃなどのシリアル通信の制御を行うＩ２Ｃ制御ブロック１２を有しており、アナログフロントエンド１１は、Ｉ２Ｃ制御ブロック１２のインタフェースとなる入出力バッファ１３を有している。 - 特許庁 - Even if the noise is input in an putout CPU 700 and a serial-parallel IF (Interface) chip 720 as a reset signal RSTb, or a common reset signal by receiving the influence of the noise, putout noise removal parts 712 and 790 provided therein respectively remove the noise from the reset signal RSTb.
このノイズの影響を受けてノイズが共通リセット信号であるリセット信号ＲＳＴｂとして払出ＣＰＵ７００およびシリアパラＩＦチップ７２０に入力されても、それぞれに備えた払出ノイズ除去部７１２，７９０でリセット信号ＲＳＴｂからノイズを取り除いている。 - 特許庁 - However, even when an interface of the serial bus SB the same as that of prior arts is used in a region wherein a received channel is determined, a selection signal with a small data amount to select a setting period stored in the memory 28 is transmitted, so as to be able to decrease the period setting time of the counter 24.
しかも、受信チャンネルが決まっている領域では、従来と同じシリアルバスＳＢのインターフェースを用いても、メモリ２８に記憶されている設定周期を選択するためのデータ量の少ない選択信号を伝送し、カウンタ２４の周期設定時間を短くすることができる。 - 特許庁 - To solve the problem with a video system of the prior art utilizing an SDI (Serial Digital Interface) that the area of the video display per SDI receiving circuit is fixed and therefore more controllers and the SDI receiving circuits are needed than a video display area when a screen which is extremely elongated longitudinally or vertically is controlled.
ＳＤＩを利用した先行する映像装置においては、ＳＤＩ受信回路の１回路当りの映像表示は固定エリアであるため、極端な横長又は縦長のスクリーンを制御する場合には、映像表示面積以上にコントローラ及びＳＤＩ受信回路が必要となる。 - 特許庁 - Namely, the audio microcomputer 21 transfers the instruction information inputted from the operational part 20 to the personal computer 3 through a USB I/F (universal serial bus interface) 13 or the like, and controls the process control part 23, the MD control module 14, or the like, according to the equivalent control data transmitted, in response, from the personal computer 3.
すなわち、オーディオマイコン２１は、操作部２０から入力された指示情報をＵＳＢ Ｉ／Ｆ１３等を介してパソコン３に転送し、応答してパソコン３から送られる同等の制御データに従って、処理制御部２３やＭＤ制御モジュール１４等を制御する。 - 特許庁 - The integrated circuit device includes: a high-speed serial interface circuit 40 provided with a receiver circuit 42; guard terminals G1 and G2; terminals DP and DM to which differential signals are input; a power supply terminal VDDA for the receiver circuit 42; and a power supply terminal VSS to which a power supply voltage on the low voltage side is supplied.
本発明は、レシーバ回路４２を有する高速シリアルインターフェース回路４０、ガード用端子Ｇ１、Ｇ２、差動信号が入力される端子ＤＰ、ＤＭ、レシーバ回路４２用の電源端子ＶＤＤＡ、低電圧側の電源電圧が供給される電源端子ＶＳＳを含む。 - 特許庁 - Also, the exchange of data is operated between the serial interface 20 and an extended function register 25 and a data buffer 26, and the data of the data buffer 26 are exchanged through an extended function controller 27 with an extended function device 28 according to setting written in the extended function register 25.
またシリアルインターフェース２０と拡張機能レジスタ２５及びデータバッファ２６との間でデータの交換が行われ、拡張機能レジスタ２５に書き込まれる設定に従ってデータバッファ２６のデータが拡張機能コントローラ２７を通じて拡張機能の装置２８と交換される。 - 特許庁 - By providing a communication change-over function corresponding to a plurality of communication methods in the only interface means 2 of the electric apparatus device 1, selective compatibility can be provided between an external communication means 4 of a serial communication method, and an external communication method 4* having simple Hi/Lo outputs.
電気機器装置１でただ一つのインターフェイス手段２に複数の通信方式に対応する通信機能切り替え機能を持たせることにより、シリアル通信方式を持つ外部通信手段４および単純なＨｉ／Ｌｏ出力を持つ外部通信手段４＊の両者との通信が選択的に両立可能となる。 - 特許庁 - Then the circuit 11 supplies writing power 109 to a non-volatile memory 13, and after executing erasing operation, writes a program inputted from serial input data 114 received through the interface 16 in a specified address of the memory 13 through the address bus 103 and the data bus 102.
続いて、バス・コントロール回路１１は、不揮発メモリ１３に書き込み用電源１０９を供給し、次に消去を行った後、ターミナル・インターフェース１６のシリアル入力データ１１４から入力されるプログラムを、アドレス・バス１０３、データ・バス１０２を用いて不揮発メモリ１３の指定されたアドレスに書き込む。 - 特許庁 - The ink jet recorder having a control circuit for controlling recording operation using a recording head and a drive circuit for driving the recording head, has a power source part of a serial interface for supplying power to the control circuit at a first voltage value and a voltage output circuit for supplying power to the drive circuit at a second voltage value.
記録ヘッドを用いた記録動作を制御する制御回路と記録ヘッドを駆動する駆動回路を有するインクジェット記録装置であって、制御回路へ第１の電圧値で電力供給するシリアルインターフェースの電源部と、駆動回路へ第２の電圧値で電力供給する電圧出力回路を有する。 - 特許庁 - A configuration as a controller for controlling a copying machine comprises a CPU 1, a RAM 4, a ROM 6, an HDD 5, a copying machine engine 3, an ASIC 2 for control, an output port, a UART 7 as a serial interface for terminal output to a PC and an RS232C driver/receiver 8 as main components.
主な構成要素として、ＣＰＵ１、ＲＡＭ４、ＲＯＭ６、ＨＤＤ５、複写機エンジン３、制御用ＡＳＩＣ２、出力ポート、さらにＰＣへのターミナル出力用としてのシリアルインターフェースとしてＵＡＲＴ７、ＲＳ２３２Ｃドライバ／レシーバ８からなり、複写機を制御するコントローラとしての構成となっている。 - 特許庁 - To provide an interface device and an image forming device, capable of reducing latency produced when an interrupt request, relayed by a functional module adjacent to a control module, is given to the control module, when multi-stage connection of functional modules to the control module is made by use of predetermined high-speed serial buses.
所定の高速シリアルバスを用いて、制御モジュールに機能モジュールを多段接続した場合に、制御モジュールと隣接する機能モジュールを中継した割り込みの要求が制御モジュールに対して行われたときにおけるレイテンシを削減することができるインタフェース装置及び画像形成装置を提供することを目的とする。 - 特許庁 - The WiMAX radio equipment 2 is connected to a radio control section 1 through two or more high-rate serial transmissions, adopts an OBSAI for an interface standard, includes a function of transmitting/receiving an OFDMA symbol, and uses the OBSAI corresponding to the OFDMA symbol of which the sampling factor is 28/25.
ＷｉＭＡＸ用の無線装置２において、当該無線装置は、無線制御部１と２本以上の高速シリアル伝送で接続され、インターフェース規格にＯＢＳＡＩを採用し、ＯＦＤＭＡシンボルを送受する機能を有しており、サンプリングファクタが２８／２５であるＯＦＤＭＡシンボルに対応したＯＢＳＡＩを使用する。 - 特許庁 - To improve inconvenience in which control boards are not standardized into one type, so that productivity does not improve, for there is a form that an elevator control board using serial multiple signal transfer is monitored by an elevator monitoring board using a parallel signal and an output buffer of an interface is needed for every elevator, so that it is impossible to use them effectively.
直列多重信号伝送を用いたエレベータ制御盤を並列信号を用いたエレベータ監視盤で監視する形態があるため、制御盤が１種類に標準化されず生産性が向上せず、また、インターフェース部の出力バッファを、号機単位で必要とし、有効活用できない。 - 特許庁 - At this time, the interface device 41 is composed of a PLD whose logic circuit is rewritable, so the switching timing of a pulse signal controlling the RF module 1 can be adjusted with high resolution and signal lines for serial signals can be changed to widen the application range of the RF module 1.
このとき、インターフェース装置４１はその論理回路が書換え可能なＰＬＤによって構成したから、ＲＦモジュール１を制御するパルス信号の切換タイミングを高分解能で調整できると共に、シリアル信号の信号線を変更することができ、ＲＦモジュール１の適用範囲を広げることができる。 - 特許庁
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