「system clock」を含む例文一覧(2171)

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  • To provide a D type flip-flop and an electronic circuit capable of stopping a clock while keeping a small forming area adopting the static plus dynamic system and having no limit in timing to read data from its output.
    スタティック＋ダイナミック方式の小さな形成面積を保持しつつ、クロック停止可能であるとともに、データを出力から読み出すタイミングに制限のないＤ型フリップフロップおよび電子回路を提供する。 - 特許庁
  • In other words, only for a signal used for PLL processing performed to generate a channel clock or phase control information by an ITR system, the reproducing information signal having the defect signal component removed is used.
    つまりチャネルクロック生成やＩＴＲ方式での位相制御情報生成のためのＰＬＬ処理に用いる信号のみに、ディフェクト信号成分が除去された再生情報信号を用いる。 - 特許庁
  • To provide a pixel clock generator capable of accurately correcting an error of a scanning speed occurring when an optical system forms a latent image on a photosensitive body, a pulse modulation device, and an image forming apparatus.
    光学系が感光体上に静電潜像を形成する際に生じる走査速度の誤差を、高精度に補正できる画素クロック生成装置、パルス変調装置、および画像形成装置を提供する。 - 特許庁
  • The transmission and reception port #1 includes a reading part 346 for reading data sent from the slave station device 501 by an FIFO system, synchronized by a prescribed clock, and a delay section 343 for delaying data transmission.
    送受信ポート＃１は、子局装置５０１から送られたデータを、所定のクロックに同期したＦＩＦＯ方式で読み出す読み出し部３４６と、データの伝送を遅延させる遅延部３４３を備える。 - 特許庁
  • The clock system includes a first synch bus and a second synch bus, isolated from the first synch bus, and at least one pair and preferably several pairs of SXO modules connected to the buses in alternating fashion.
    クロックシステムは、第１の同期バスと第１の同期バスから絶縁された第２の同期バスと、交互にバスに接続された少なくとも１対、そして好ましくは複数対のＳＸＯモジュールを含む。 - 特許庁
  • In addition, since there is no relationship between the stages and a system clock CLK, the reading data path can be processed in any CAS waiting time only by forming a resynchronization output so as to support the reading data path.
    さらに、段はシステムクロックＣＬＫと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁
  • The time constant of the waveform at a rise in boosted potential VPP is monitored at real time by measuring a time when boosted potential VPP reaches a specified reference potential by means of a system clock CLKS.
    昇圧電位ＶＰＰの上昇時の波形の時定数を、昇圧電位ＶＰＰが所定の基準電位に到達する時間をシステムクロックＣＬＫＳによって計測することによりリアルタイムにモニタする。 - 特許庁
  • A pulse width measuring unit 34 measures the pulse width of the first OE signal OE1 using a system clock signal CLKosc with a fixed frequency and retains the pulse width data D1 indicating the pulse width.
    パルス幅測定部３４は、周波数が固定されたシステムクロック信号ＣＬＫ_ＯＳＣを用いて第１ＯＥ信号ＯＥ１のパルス幅を測定し、当該パルス幅を示すパルス幅データＤ１を保持する。 - 特許庁
  • A system, for initiating scheduled program processing functions such as program display, recording or playback, derives a time clock on the basis of a current time reference indication produced by a particular broadcast source.
    システムは、番組の表示、記録、又は再生等のスケジューリングされた番組処理機能を開始するため、特定の放送源によって生成される現在時刻基準標識に基づいて時間クロックを得る。 - 特許庁
  • To provide a clock layout system and method capable of achieving zero skew with a high packaging density and low power consumption while complying with restrictions on electromigration even if the number of local areas is large.
    ローカルエリアの数が多い場合にも、エレクトロマイグレーションの制約を守りつつ、高集積密度かつ低消費電力でゼロスキューを実現できるクロックレイアウトシステム、及びクロックレイアウト方法を提供する。 - 特許庁
  • To provide a data transmission system capable of easily and dynamically changing an amount of a clock component added at encoding in response to a communication stat changing depending on the state of a transmission line.
    伝送路の状態に応じて変化する通信状態に応じて符号化時に足しこむクロック成分の量を動的に変化させることを容易に行うことができるデータ伝送システムを実現する。 - 特許庁
  • To provide a noise removal-type signal transmission system removing periodical noise and other noise, which occur in a transmission cable while the digital signal of a clock pulse transmitted through a transmission cable is transmitted.
    伝送ケーブルを介して伝送されるクロックパルス等のデジタル信号の伝送中に伝送ケーブルで生じる周期性ノイズその他のノイズを除去するノイズ除去型信号伝送方式を提供する。 - 特許庁
  • To reduce the lock up time of a PLL circuit to decrease a re- synchronization time in an asynchronous serial transmission reception system which uses a PLL circuit to generate a synchronous clock signal from a received signal.
    ＰＬＬ回路を用いて受信信号から同期クロック信号を生成する非同期シリアル送受信システムにおいて、ＰＬＬ回路のロックアップ時間を短縮して、再同期時間を短くしたい。 - 特許庁
  • The delay adjustment unit 4 respectively delays a first predetermined delay time for a plurality of sample hold signals based on the system clock signal, then outputs a plurality of sample hold signals after delayed.
    遅延調整部４は、システムクロック信号に基づいて複数のサンプルホールド信号をそれぞれ所定の第１の遅延時間だけ遅延させた後、遅延後の複数のサンプルホールド信号を出力する。 - 特許庁
  • It is detected that a wait signal is changed from one level to the other level and corresponding to such a detecting signal, a wait state is inserted to an access state corresponding to the system clock of a microprocessor.
    ウエイト信号が一方のレベルから他方のレベルに変化したことを検出し、かかる検出信号によってマイクロプロセッサのシステムクロックに対応したアクセスステートに対してウエイトステートを挿入する。 - 特許庁
  • To provide a re-timing circuit and a frequency dividing system capable of preventing malfunction when the timing of a synchronous edge in a clock signal coincides with that of an edge in an input signal.
    クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。 - 特許庁
  • To provide a clock interruption detection circuit with a simple circuit configuration capable of minimizing the circuit scale even in a system wherein a plurality of detection object clocks with the same frequency are present.
    簡単な回路構成によって、同一周波数の検出対象クロックが複数本あるシステムにおいても回路規模を最小限に抑えことができるクロック断検出回路を提供する。 - 特許庁
  • The receiver stores the (MPEG2-TTS) packet in a receive buffer based on the system clock, extracts the time information contained in the packet, and reads out packets in the receive buffer in the order of the time.
    受信機は、（ＭＰＥＧ２−ＴＴＳ）パケットをそのシステムクロックに基づいて受信バッファに格納し、パケットに含まれる時刻情報を抽出して、受信バッファ内のパケットを時刻順に読み出す。 - 特許庁
  • To provide an in-circuit emulator system for making a user easily change a clock frequency to be supplied from a personal computer in which an in-circuit emulator debugger is started to a microcomputer being an object of debugging.
    インサーキットエミュレータデバッガが起動しているパーソナルコンピュータからユーザがデバッグの対象となるマイクロコンピュータに供給するクロック周波数を容易に変更することができるインサーキットエミュレータシステムを得ること。 - 特許庁
  • When determined that adjustment is required, a reproduction speed adjustment part 80 adjusts the reproduction speed of the audio data ADEC so as to synchronize the audio data ADEC to the system clock CLK-S.
    調整が必要と判定された場合、再生速度調整部８０は、オーディオデータＡＤＥＣがシステムクロック信号ＣＬＫ−Ｓに同期するように、オーディオデータＡＤＥＣの再生速度を調整する。 - 特許庁
  • To obtain a data transfer system and an I2C communication method which can transfer data surely according to a clock signal between devices having different voltage differences between H logical level and L logical level.
    論理レベルのＨレベルとＬレベルの電圧の差が異なるデバイス間でクロック信号に合わせてデータの転送を確実に行うことのできるデータ転送システムおよびＩ２Ｃ通信方法を得る。 - 特許庁
  • To achieve a data processing system which avoids the competition of asynchronous access to a storage part without using the clock signal of an arithmetic control part, and surely read decided data.
    演算制御部のクロック信号を使用せずに記憶部に対する非同期アクセスの競合を回避することができると共に確定したデータを確実に読み込みことが可能なデータ処理システムを実現する。 - 特許庁
  • A time stamp extracting means extracts a time stamp from an inputted data packet and a frequency dividing means divides a system clock up to the cycle of the time stamp and outputs the obtained divided frequency.
    タイムスタンプ抽出手段が入力したデータパケットからタイムスタンプを抽出し、分周手段がシステムクロックをタイムスタンプの周期まで分周して、その分周した分周値を出力する。 - 特許庁
  • In the asynchronous signal transmission system for transmitting signals between asynchronous signal transmitters operating with synchronous clocks, reference timing generators 11, 21 generate timing that becomes a base point for reading values from transmission control registers 14, 24 and reception control registers 15, 25 with a reference clock C0 as a base.
    基準タイミング生成部１１，２１は基準クロックＣ０を基にして送信制御レジスタ１４，２４及び受信制御レジスタ１５，２５から値を読出す基点となるタイミングを生成する。 - 特許庁
  • To provide an invigorating alarm clock system for surely and invigoratingly get up a user by sending a get-up signal at a timing when the user can get up most invigoratively.
    使用者が最も爽快な状態で起床できるタイミングで、起床の合図を送り、使用者の確実な起床と爽快な起床を実現することができる爽快目覚し時計システムを提供する。 - 特許庁
  • To provide an A/D converter for achieving A/D conversion with high bit precision without increasing a clock frequency or a reading time; and also to provide a solid-state image sensing device, and a camera system.
    クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供する。 - 特許庁
  • To prevent error in setting the date and time of a clock 1b or gradual shifting in the same, which is used for determining the measurement date and time of biological information in health care system.
    本発明は、健康管理システムにおいて生体情報の測定日時の決定に用いられる時計１ｂの日時が誤って設定されたり次第にずれたりするのを防止することを課題とする。 - 特許庁
  • To reduce occurrence of high frequency clock noise or the like in a picture signal under the condition that picture signal lines are increased due to an increase in the number of phase developments, in an electro-optical device of an active matrix driving system.
    アクティブマトリクス駆動方式の電気光学装置において、相展開数の増加による画像信号線の増加という条件下で、画像信号中の高周波のクロックノイズ等の発生を低減する。 - 特許庁
  • The controller and timing generator 40 selects an image signal from the second imaging optical system and stops the operation of the first image sensor and a clock driver 13 or interrupts the power supply when the zoom position is within a second zoom range.
    ズーム位置が第２ズーム範囲にある場合、第２撮像光学系からの画像信号を選択するとともに第１イメージセンサ及びクロックドライバ１３の動作あるいは電源をＯＦＦとする。 - 特許庁
  • To improve clock accuracy of a station (slave station) being subordinate to a master station and to relax a limitation in the number of links for the slave station in a digital network of network synchronism due to a slave synchronization system.
    従属同期方式による網同期のディジタルネットワークにおいて、主局に従属する局（従属局）のクロック精度を向上させると共に、該従属局のリンク数の制限を緩和することである。 - 特許庁
  • Furthermore, since the stages are independent of the system clock, the read data path can be run at any CAS latency as long as the re-synchronizing output is built to support it.
    さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のＣＡＳ待ち時間で処理することができる。 - 特許庁
  • This image forming device uses a distributed control system, measures a prescribed time interval, using a CPU built-in clock oscillator, in each CPU, and performs a cooperative operation.
    本画像形成装置は、分散制御システムを利用するとともに、各ＣＰＵにおいて、それぞれに内蔵されたクロック発振器を用いて所定の時間間隔を計測し、協調して動作を実行させる。 - 特許庁
  • After power is turned on, on the basis of release of a system reset, the CPU 101 starts a boot sequence irrespective of whether or not an internal clock of an ASIC 104 is stable, and accesses a ROM 108.
    電源投入後、システムリセットの解除に基づき、ＣＰＵ１０１は、ＡＳＩＣ１０４の内部クロックが安定したか否かに関わらずブートシーケンスを開始させ、ＲＯＭ１０８へのアクセスを実行する。 - 特許庁
  • To provide an arrangement and method for a serial data transfer in a numerically controlled control system to improve an updating of an output value without leaving a serial data transfer mode or increasing a clock frequency.
    シリアルデータ転送モードをやめずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための構成及び方法を提供すること。 - 特許庁
  • The charge pump step-down circuit 102 generates a step-down potential, which stepped down a system power potential VDD by charge pump operation based on a step-down clock supplied from an LCD controller 60.
    チャージポンプ式降圧回路１０２は、ＬＣＤコントローラ６０から供給される降圧クロックに基づくチャージポンプ動作により、システム電源電位ＶＤＤを降圧した降圧電位を生成する。 - 特許庁
  • The significance of this variable is that it gives the granularity of the profiling: each clock tick, if the system was executing kernel code, a counter is incremented: profile[address >> prof_shift]++; The raw profiling information can be read from /proc/profile .
    この変数が重要なのは、カーネルプロファイリングの粒度を決定するところにある。 すなわち、各クロックの割込みごとに、システムがカーネルコードを実行していれば、以下のようにカウンタの値がインクリメントされる。 - JM
  • In a charge pump device 6 having a charge pump circuit 5 generating boosting voltage supplied to a memory device 7, a pumping pulse based on a system clock is supplied to the charge pump circuit 5.
    メモリ装置７に供給する昇圧電圧を発生するチャージポンプ回路５を有するチャージポンプ装置６において、システムクロックに基づくポンピングパルスをチャージポンプ回路５に供給するようにする。 - 特許庁
  • To provide a timing system including an integrated circuit having an oscillator for feeding both high and low frequency clock signals from a single high frequency crystal without requiring a tuning fork crystal.
    音叉水晶を必要とすることなく単一の高周波水晶から高及び低周波クロック信号の両方を供給する発振器を持つ集積回路を含むタイミングシステムを提供する。 - 特許庁
  • To provide a data transfer device capable of efficiently performing a data transfer in a clock transfer system for controlling transfer of data by data transmission permission and data receiving permission.
    データ送信許可及びデータ受信許可によりデータの転送を制御するクロック乗り換えシステムにおいて、効率よくデータ転送を行うことができるデータ転送装置を提供することを目的とする。 - 特許庁
  • In the DDR-SDRAM, read-out from the memory cell by read-operation is performed synchronizing with the system clock CLK, writing in the memory cell by write-operation is performed based on the data strobe signal DQS.
    ＤＤＲ−ＳＤＲＡＭは、リード動作によるメモリセルからの読出しがシステムクロックＣＬＫに同期して実行し、ライト動作によるメモリセルへの書込みがデータストローブ信号ＤＱＳに基づいて実行する。 - 特許庁
  • A signal control circuit 22 responds to a system reset signal RSTX based on the operation detection signal OC and outputs a reset signal C_RST in synchronization or asynchronization with an internal clock signal CLK.
    信号制御回路２２は、動作検出信号ＯＣに基づいて、システムリセット信号ＲＳＴＸに応答し、リセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫと同期又は非同期にて出力する。 - 特許庁
  • By a digital clock generation system that uses a digital phase locked loop, the mounting eccentricity of the second encoder is measured and compensated for a more accurately mounted spindle control encoder.
    ディジタル位相固定ループを使用したディジタル・クロック発生システムによって、より正確に取り付けられたスピンドル制御エンコーダに対して、第２のエンコーダの取付けの偏心が測定および補償される。 - 特許庁
  • Thus, average operation processing speed of the logic circuit 1 matches with the system clock speed, and the semiconductor integrated circuit eliminates a waiting time and reduces power consumption while realizing required performance from the external circuit.
    こうして、論理回路１の平均演算処理速度はシステムクロック速度に一致し、外部回路からの要求性能を実現しつつ、待ち時間をなくして消費電力を低減することができる。 - 特許庁
  • A synchronous control circuit 13 determines the phase difference of the reference sine wave clock and the system voltage zero-cross pulse, and a reference sine wave phase signal having an inclination (period) adjusted so that the phase difference becomes zero is obtained.
    同期制御回路１３は、基準正弦波クロックと系統電圧ゼロクロスパルスとの位相差を求め、この位相差がゼロになるように傾き（周期）を調整した基準正弦波位相信号を得る。 - 特許庁
  • To provide a master clock generation unit for satellite navigation system, capable of being manufactured with low manufacturing cost and part cost, and further capable of generating a master timing reference signal more accurately.
    低廉な製作コスト及び部品コストで製造することができ、更に、マスタータイミング基準信号をより高精度で生成することのできる衛星ナビゲーションシステムのためのマスタークロック生成装置の提供。 - 特許庁
  • An acquisition part 7 acquires the contents to be outputted at the present time counted by a system clock generation part 6 by unit of TS packet from the content storage part 4 based on the contents of the schedule.
    取得部７は、そのスケジュールの内容に基づいて、コンテンツ記憶部４から、システムクロック発生部６により計時された現在時刻に出力すべきコンテンツを、TSパケットを単位として取得する。 - 特許庁
  • To provide a digital receiving and focusing device in an ultrasonic system capable of preventing performance of a sigma-delta analogue-digital converter from degrading even if a sampling clock cycle changes.
    超音波システムのデジタル受信集束装置において、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる受信集束装置を提供する。 - 特許庁
  • Furthermore, the central control system 2 compares times when each user interface returns prescribed data and detects a shift of the local clock signals base on that to identify an illegal user.
    また、セントラル制御システム２は、各ユーザーインタフェース装置から所定のデータが戻って来る時刻を比較し、それに基づいてローカルクロック信号のずれを検出することによって、不正ユーザーを特定する。 - 特許庁
  • Since the test system path can continuously transfer data by every clock by pipeline processing, the filter coefficients are rewritten at high speed without interposing an internal common bus with slow transfer rate.
    試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。 - 特許庁
  • The replica DLL circuit 21 generates the reference bias voltage so that the delay time is equal to a cycle of the system clock signal, and the delay signal generator circuit 22 generates the enable timing signal.
    レプリカＤＬＬ回路２１は、遅延時間がシステムクロック信号の周期に等しくなるように基準バイアス電圧を発生して、遅延信号発生回路２２はイネーブルタイミング信号を発生する。 - 特許庁
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