「test pattern」を含む例文一覧(2179)
＜前へ 1 2 .... 27 28 29 30 31 32 33 34 35 .... 43 44 次へ＞- A pseudo memory defective pattern is automatically generated and a test is performed based on the pseudo memory defective pattern information, a model program, and a model pattern 12, while redundancy analysis is performed by a redundancy analyzing program 7, the redundancy analyzed result is stored in a relieving code output result file 13.
擬似メモリ不良パターン情報と雛型プログラム及び雛型パターン１２に基づいて、擬似メモリ不良パターンを自動生成してテストを行なうとともに、冗長解析プログラム７により冗長解析を行ない、その冗長解析結果を救済コード出力結果ファイル１３に格納する。 - 特許庁 - A built in self test circuit generating a test pattern by using a microinstruction code is provided with a storage device RAM/ROM temporarily storing the microinstruction code and outputting two different instruction codes in one clock cycle, a selector SEL receiving the output of the storage device, selectively delaying the two instruction codes and outputting them as one code and a pattern generation circuit PG generating the test pattern corresponding to the output of the selector.
マイクロインストラクションコードを用いてテストパターンを発生する自己診断回路において、マイクロインストラクションコードを一時的に記憶すると共に１クロックサイクルで異なる２つのインストラクションコードを出力する記憶装置ＲＡＭ／ＲＯＭと、この記憶装置の出力を受けると共に２つのインストラクションコードを選択的に遅延させて１コードとして出力するセレクタＳＥＬと、このセレクタの出力に対応したテストパターンを発生するパターン発生回路ＰＧとを備えた回路とする。 - 特許庁 - A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.
バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁 - The evaluation test device of the silicide film manufacturing process provided with a first pattern A comprising the crossing resistance pattern of a polycide layer formed on the field area 500 of the semiconductor board 500 and a second pattern B comprising the bridge resistance pattern of the polycide layer and the silicide layer formed on the active area 500a of the semiconductor board 500 is constituted.
半導体基板５００のフィールド領域５００ｂ上に形成されたポリサイド層の交叉抵抗パターンから成る第１パターンＡと、半導体基板５００のアクティブ領域５００ａ上に形成されたポリサイド層及びシリサイド層のブリッジ抵抗パターンから成る第２パターンＢと、を備えたシリサイド膜製造工程の評価試験装置を構成する。 - 特許庁 - A pattern forcibly finishing circuit 31 stops generation of a test data before the finish of the test based on the FAILAND signal output selectively in response to the measuring mode by a selection circuit 23 and indicating that all the objective measuring devices are not acceptable, to finish the test forcibly.
そして、セレクト回路２３が測定モードに応じて選択し出力するものであって、全測定対象デバイスが不合格であることを示すＦＡＩＬＡＮＤ信号によって、パターン強制終了回路３１が試験終了前に試験データの発生を中止し、試験を強制的に終了させる。 - 特許庁 - To provide a memory board test device which can perform a test by applying a test pattern signal from any connection part side in a memory board having such a structure that a plurality of memory chips are incorporated, these memory chips are connected in parallel and both ends of these connection lines being connected in parallel are connected to the connection parts of one side and the other side.
複数のメモリチップを搭載し、これら複数のメモリチップを並列接続し、この並列接続した接続線の両端を一方と他方の接続部に接続した構造のメモリボードにおいて、何れの接続部側からでも試験パターン信号を印加して試験を行うことができるメモリボード試験装置を提供する。 - 特許庁 - In the operation aptitude test method, a combination of the stimulus and a selection button in response to it offsets the effect of learning of the previous operation aptitude test and shortens a period till a next operation aptitude test by using operation patterns 202, 203, 204, 205, and 206 different from a basic operation pattern 201.
運転適性検査方法において、刺激とそれに対する選択ボタンとの組み合わせが基本操作パターン２０１とは異なる操作パターン２０２，２０３，２０４，２０５，２０６を用いることにより、前回の運転適性検査時の学習効果を相殺し、次回の運転適性検査までの期間を短縮して実施できるようにした。 - 特許庁 - When an address signal bit (A0-A19) and/or a data bit (DQ0-DQ15) are accessed in the prescribed pattern state by the prescribed number of times continuously, setting of a test mode can be performed, a test command indicating test operation contents are indicated by using an address signal bit and/or a data bit.
アドレス信号ビット（Ａ０−Ａ１９）および／またはデータビット（ＤＱ０−ＤＱ１５）が所定のパターンの状態で所定回数連続的にアクセスされると、テストモードの設定が可能となり、テスト動作内容を指定するテストコマンドをアドレス信号ビットおよび／またはデータビットを用いてテスト内容を指定する。 - 特許庁 - To provide an inspection system capable of highly accurately determining correlation between the distribution pattern of defects in a semiconductor wafer found in a defect inspection, and the distribution pattern in a defective semiconductor chip found in an electric test, in a short time.
欠陥検査で発見された半導体ウエハの欠陥の分布パターンと、電気的試験で発見された不良半導体チップの分布パターンとの間の相関関係を、極めて高い確度をもって、より高精度に短時間に行う。 - 特許庁 - To provide an exposure method, an exposure device, and a manufacturing method of a semiconductor device, capable of supplying an optimal exposure amount distribution on a wafer even if a dimensional error exists between a device pattern and an exposure amount adjustment test pattern.
デバイスパターンと露光量調整用のテストパターンとの間に寸法誤差があっても、ウェハ上に最適な露光量分布を与えることが可能な露光方法、露光装置、及び半導体装置の製造方法を提供する。 - 特許庁 - A pattern generator 4 repeatedly impresses the same test pattern to a DUT 2 via a driver 6, and power source current values measured in those times are turned into digital signals in a signal conversion circuit 8a so as to be supplied to an equalizing unit 8b.
パタン発生器４からドライバ６を介してＤＵＴ２へ同一テストパタンを繰り返し印加し、そのとき測定された電源電流値を信号変換回路８ａでディジタル信号として平均化処理部８ｂへ供給する。 - 特許庁 - To generate a memory test pattern by VHDL description with respect to its method, device and program simply if a data sheet and a memory test sequence are prepared, without any knowledge of a very high speed integrated hardware description language (VHDL) and skill of circuit designing.
本発明はメモリテストパターン合成方法，装置及びプログラムに関し，ＶＨＤＬの知識や回路設計スキルがなくても，メモリのデータシートやメモリテストシーケンスを用意すれば簡単にＶＨＤＬ記述のメモリテストパターンを作成できることを目的とする。 - 特許庁 - In the operation test of the plurality of circuit blocks CB (1) to CB (m) having the same circuit structure, a common test pattern data TPD is transmitted to each of the circuit blocks CB (1) to CB (m) via selector circuits SLT (1) to SLT (m).
同一の回路構成を有する複数の回路ブロックＣＢ（１）〜ＣＢ（ｍ）の動作テスト時において、共通のテストパターンデータＴＰＤをセレクタ回路ＳＬＴ（１）〜ＳＬＴ（ｍ）を介して、回路ブロックＣＢ（１）〜ＣＢ（ｍ）の各々へ伝達する。 - 特許庁 - When it is evaluated that the wiring pattern 111 for test reaches a reference level for shipment as a product, the test region 102 is cut from the substrate 100 and the remaining product region 101 is shipped as the product.
評価の結果、テスト用配線パターン１１１が製品として出荷することができる基準レベルに達しているとされた場合、テスト領域１０２が基板１００から切り取られ、残った製品領域１０１が製品として出荷される。 - 特許庁 - To provide a probe test device and its method which can easily analyze a main cause of fail bit by obtaining information of fail bit for each step in which a different test pattern is given to a semiconductor device such as a semiconductor memory and the like.
半導体メモリ等の半導体装置に対して異なるテストパターンを与えるステップ毎にフェイルビットの情報を取得し、フェイルビットになった要因を容易に解析できるようにしたプローブテスト装置およびその方法を提供することにある。 - 特許庁 - To provide a semiconductor integrated circuit which can cut the cost and time for a test by effectively using a spare cell which is originally used for circuit modification alone for raising trouble detection ratio by a shorter test pattern, and its modification method.
本来回路修正のためだけに使用されるスペアセルを、より短いテストパターンで故障検出率を上げるために有効利用して、テストのためのコストと時間を削減することができる半導体集積回路およびその修正方法を提供する。 - 特許庁 - The record timing in recording the best test pattern chosen from the two or more test patterns is stored, Based on the record timing, the registration adjustment at the reciprocating record corresponding to the recording medium curvature is made, and then the recording of image is performed.
複数の前記テストパターンから選択された最良のテストパターンを記録した際の記録タイミングを格納し、この記録タイミングに基づいて、前記記録媒体の湾曲に対応した往復記録でのレジストレーション調整をして画像の記録を行わせる。 - 特許庁 - To output an optional data pattern to a plurality of drive units in a test mode in a semiconductor device which accepts parallel data inputted to a plurality of terminals in a normal operation mode and accepts serial data by a particular terminal in the test mode.
通常動作モード時には、複数の端子に入力されたパラレルデータを受け付け、テストモード時には、特定端子でシリアルデータを受け付ける半導体装置において、テストモード時に、任意のデータパターンを複数の駆動部に出力することを可能にする。 - 特許庁 - An access point 1 performs radio communication with a radio terminal 2 by OFDM, and performs a return test of test pattern data for measuring an error rate for a guard interval time of the OFDM by providing a plurality of candidate values in the guard interval time.
アクセスポイント１は、無線端末２との間でＯＦＤＭにより無線通信を行い、ＯＦＤＭのガードインターバル時間に対する誤り率を測定するためのテストパタンデータの折り返し試験をガードインターバル時間に複数の候補値を設けて行う。 - 特許庁 - The vehicle under test includes a projector equipped with the radio communication function, a reflector for adjusting the projection angle from the projector, and a screen displaying the vehicle speed pattern projected by the projector arranged on the front wind shield of the vehicle under test.
被試験車両に、無線による送受信機能を有するプロジェクタと、このプロジェクタからの投射角を調整する反射体と、前記被試験車両のフロントウインドウに配設されてプロジェクタが投影した車速パターンを表示するスクリーンを設置する。 - 特許庁 - When an inspection result indicating that a chip has a defect in electrical characteristics is repeated ten times continuously, whether the cause is due to adhesion or attachment of an insulating substance on the probe head or not is judged by conducting a needle-point test using the test pattern T.
チップの電気的特性が不良であるという検査結果が、１０回連続して得られた時には、その原因がプローブ先端への絶縁物の固着や付着にあるかどうかを、テストパターンＴを使用した針先テストを行って判断する。 - 特許庁 - To provide an electron beam lithography apparatus or lithographing method capable of discriminating during lithographing whether or not an electron beam is emitted onto a test piece, the electron beam lithography apparatus emitting an electron beam to the test piece to lithograph thereon a pattern circuit or the like.
試料に電子線を照射してパターン回路等を描画する電子線描画装置において、電子線が試料に照射されているかどうかを描画中に判定できる電子線描画装置または描画方法を提供すること。 - 特許庁 - To provide a test pad arrangement device and a program capable of arranging favorably a number of test pads as much as possible on a wiring pattern after lay-out design is finished, and capable of contributing to the facilitation of a trouble analysis and to the shortening of a trouble analysis time.
レイアウト設計終了後の配線パターンにできるだけ多くのテストパッドを好適に配置することができ、故障解析の容易化および故障解析時間の短縮化に寄与することができるテストパッド配置装置およびプログラムを提供する。 - 特許庁 - The apparatus generates a test pattern for the operation test of the built-in memory, which is used for a device having a memory macro, a serial input interface and a latch circuit for latching signals input serially and outputting them in parallel to the memory macro.
メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。 - 特許庁 - When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.
テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁 - In addition, the receiver 4 counts the number of code errors of the test pattern and determines which transmission line among the respective transmission lines is used as the operation system from a counting result.
また、受信装置４は、テストパターンの符号誤りの数を計測し、計測結果から各伝送路のうちいずれの伝送路を運用系として用いるか決定する。 - 特許庁 - Or the image forming apparatus or the image processing apparatus is provided with a means for comparing the expanded data from the extension memory 21 with the original test pattern data and discriminating whether or not they are coincident.
又は、増設メモリ２１の伸張したデータを元のテストパターンデータと比較して一致するかを判定する手段を備える画像形成装置又は画像処理装置。 - 特許庁 - The leakage current of the pin electronic part in each test pattern is measured and stored preliminarily, and an influence of the leakage current is corrected by the stored value.
各テストパターンにおけるピンエレクトロニクス部のリーク電流を予め測定して保存しておき、この保存された値によりリーク電流の影響を補正するようにした。 - 特許庁 - The printed length of the test pattern 96 is equal to or longer than a width dimension of a printing region of bar codes 98 (98a to 98c).
このテストパターン９６の印字長さは、バーコード９８（９８ａ〜９８ｃ）の印字領域の幅寸法を同じ寸法、あるいはそれよりも長い寸法に形成されている。 - 特許庁 - To provide a photosensitive resin composition superior in pressure cooker test(PCT) resistance, developability, close adhesiveness, heat resistance, TCT performance, flexibility, and mechanial characteristics, and to provide a method for manufacturing the resist pattern.
耐ＰＣＴ性、現像性、密着性、耐熱性、ＴＣＴ性、可とう性及び機械特性が優れる感光性樹脂組成物、レジストパターンの製造法を提供する。 - 特許庁 - To improve LSI quality by facilitating generation of a test pattern between a plurality of clock domains, and by improving a detection rate of a delay fault between the clock domains.
複数のクロックドメイン間のテストパターンの生成の容易化およびクロックドメイン間の遅延故障の検出率の向上を図ることにより、ＬＳＩの品質向上を図ること。 - 特許庁 - The simulation results are compared with a limitation and the data from the comparison are provided for showing whether or not any limitation is violated during simulation by a test rod pattern design.
シミュレーション結果は限界と比較され、比較からのデータは、シミュレーション中にいずれかの限界が試験ロッドパターンデザインにより違反されたか否かを示すために提供される。 - 特許庁 - A secondary electron emitted from a wafer is detected by a detector 41-9, and converted into image data by an image processing part 42-9, and a prescribed pattern test is carried out.
ウエハから放出された二次電子は、検出器４１−９で検出され、画像処理部４２−９で画像データに変換され、所定のパターン検査が実施される。 - 特許庁 - Attribute information 64 on a print job is printed and simultaneously a test pattern image 61 is formed on the first printing paper P, when print job data is received.
印刷ジョブデータを受信すると、まず、１枚目の印刷用紙Ｐに、印刷ジョブに関する属性情報６４を印字すると共に、テストパターン画像６１を形成する。 - 特許庁 - This invention is achieved by improving an IC tester which provides an object to be tested with a test pattern and compares output of the object to be tested with an expected value to perform tests.
本発明は、被試験対象に試験パターンを与え、被試験対象の出力と期待値とを比較し、試験を行うＩＣテスタに改良を加えたものである。 - 特許庁 - When the test pattern is projected on the screen S, a user then inputs identification information for identifying a partial graphic that is shaped most closely to the standard graphic.
つぎに、使用者は、テストパターンをスクリーンＳ上に投射したときに、標準図形と最も近い形状となる部分図形を識別するための識別情報を入力する。 - 特許庁 - As a result, the large current characteristic of the main pattern 1 can be obtained with high precision, from characteristic which is obtained by a probe test using a fine current in the subpattern 2.
従って、サブパターン２おける微小電流によるプローブテストで得られた特性から、メインパターン１の大電流特性を高い精度で得ることが可能である。 - 特許庁 - To provide a method of forming a test pattern of a semiconductor device that allows recognizing an overetch or an underetch occurring at a side wall after an etching process.
エッチング工程後に側壁で発生するオーバーエッチングまたはエッチング不足を確認することが可能な半導体素子のテストパターン形成方法を提供すること。 - 特許庁 - The probe A can be easily brought into contact with the very small test pattern 62 exposed to the end face 61 of the circuit board 3, and the impedance can be easily measured.
回路板３の端面６１に露出した非常に小さなテストパターン６２へのプローブＡの接触を容易にし、インピーダンス測定を容易に行うことができる。 - 特許庁 - The copy of the test pattern may exhibit readily-detectable image defects, manifest as 'readings' which the user can communicate to a computer, such as through a user interface.
このテストパターンのコピーは、容易に検出可能な画像欠陥を示し、また、「読み取り値」として現れ、ユーザインタフェースのようなものを通じてユーザがコンピュータに伝達することができる。 - 特許庁 - Further, the unevenness in the density can be more remarkably viewed and adjusting accuracy is enhanced when the test pattern is regular dither matrix providing a space frequency by which visual sensitivity is enhanced.
なお、テストパターンを視覚感度が高くなる空間周波数を与える正規ディザマトリックスとすれば濃淡のムラがより顕著に視覚でき、調節精度が向上する。 - 特許庁 - First display apparatuses 2a to 2d display an image quality evaluation test pattern at one point of time and a digital camera 6 photographs the patterns displayed on the display apparatuses and thereafter stores the patterns to a storage means 3c.
一時点において、画質評価用のテストパターンを第１のディスプレイ２ａ〜２ｄに表示し、これをデジタルカメラ６で撮影した後、記憶手段３ｃに記憶する。 - 特許庁 - Thus, it is no longer required to mount the output port IC to a pattern control board 80, and the test about game control operation can be performed at low costs.
よって、出力ポートＩＣを図柄制御基板８０に搭載する必要をなくすことができ、遊技制御動作に関する試験を低コストで行うことができるようになる。 - 特許庁 - To acquire a correct density correction value for performing density correction for every dot train by automatically calculating a threshold value for removing foreign substances such as dust adhered to a test pattern.
テストパターンに付着したゴミ等の異物を除去する閾値を自動的に算出して、ドット列毎の濃度補正を行うための正確な濃度補正値を取得する。 - 特許庁 - To obtain a density correction value by printing a test pattern capable of obtaining a correct density correction value without changing data to a medium different in size.
大きさが異なる媒体に対しても、データの変更をすることなく正確な濃度補正値を取得することができるテストパターンを印刷して、濃度補正値を得る。 - 特許庁 - Then, the discharge timing adjustment value determined per test pattern is linearly supplemented (A4), and discharge timing of the ink is controlled by using the linearly supplemented discharge timing adjustment value (A5).
次に、テストパターン毎に決定した吐出タイミング調整値を線形に補完し（A4）、その線形に補完した吐出タイミング調整値を用いて、インクの吐出タイミングを制御する（A5）。 - 特許庁 - To provide a technology in which a test pattern for determining the correction value of positional shift at the time of bi-directional printing can be printed depending on a print mode being used actually.
実際に使用される印刷モードに応じて、双方向印刷時の位置ズレの補正値を決定するためのテストパターンを印刷することができる技術を提供する。 - 特許庁 - To obtain a logic LSI which is shortened in testing time by making the preparation of an input pattern for test extremely easier and, at the same time, is improved in measurement accuracy by making measurement extremely easier.
テスト用入力パターンの作成を極めて容易にし、試験時間を短縮すると共に、測定を極めて容易にし、測定効率を改善した論理ＬＳＩを得る。 - 特許庁 - The recording device records a test pattern to detect a difference in the transfer amount of the sheet material between the amount before the sheet material gets out from the transfer roller and the pinch roller and the amount at the time when it gets out.
シート材に、そのシート材が搬送ローラーおよびピンチローラーから外れる前と、外れる際のシート材の搬送量の差を検出するためのテストパターンを記録する。 - 特許庁 - Since the ink density distribution is prepared based on the test pattern image data read in a low reading resolution, it is coarse, not the ink density distribution for every discharge nozzle.
当該インク濃度分布は、低い読取解像度で読み取ったテストパターン画像データに基づいて作成されているため、吐出ノズル毎のインク濃度分布ではなく、疎らである。 - 特許庁
- 特許庁
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