「upper- layer」を含む例文一覧(11093)
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培地を貯留可能な容器２内に、リン酸カルシウム多孔体等の生体組織補填材からなる補填材層３と、該補填材層３の上面を被覆するゼラチン等からなる溶解層４とを備える生体組織補填体の製造装置１を提供する。 - 特許庁 - The magnetic shield layer wherein a sticking matter is more easily stuck to its sliding surface between a lower magnetic shield layer 3 and an upper magnetic shield layer 12 when a tape recording medium slides is arranged on a side where the tape recording medium is inserted when mounted on a rotating drum.
回転ドラムに搭載するときに、下部磁気シールド層３及び上部磁気シールド層１２のうち、テープ状記録媒体を摺動させたときに、摺動面に対して付着物が付着しやすい磁気シールド層の方が、テープ状記録媒体が挿入する側となるよう配設にする。 - 特許庁 - This printed board has an insulating layer 5, in which at least one via hole 3 is formed, a spherical metal 1 which is inserted into the via hole 3 and has at least a size equal to the thickness of the insulating layer 5 and electrode layers 2 which are formed on the upper and lower sides of the insulating layer 5.
プリント基板７は，少なくとも１つのビアホール３が形成された絶縁層５と，ビアホール３内に挿入され少なくとも絶縁層５の厚み以上の大きさを有する導電体からなる球状金属１と，絶縁層５の上下両面に形成された電極層２とを有する。 - 特許庁 - To provide an electronic part capable of improving the degree of freedom of a design on the electronic part and the performance of the electronic part, by enhancing the resolubility of an electrode pattern on the upper layer of the surface of a magnetic layer on a substrate by flattening the surface of the magnetic layer, and to provide a manufacturing method for the electronic part.
基板上の磁性層表面の平坦化を図ることにより、その上層の電極パターンの解像性を向上させ、もって、電子部品設計の自由度の向上と高性能化とを可能にした電子部品及びその製造方法を提供する。 - 特許庁 - To provide a method for manufacturing a semiconductor device by which leak current among wiring portions due to partially selective breakage or the like, in a semiconductor device in which a metal diffusion preventive layer is selectively formed on the upper side of a wiring layer embedded in a groove for wiring formed in an insulating layer.
絶縁膜中に形成されている配線用の溝に埋め込まれている配線層の上部に選択的に金属拡散防止膜を形成する半導体装置において、部分的選択破れ等に起因する配線間リーク電流を抑制する半導体装置の製造方法を提供する。 - 特許庁 - The crystallized semiconductor thin film is bonded on the upper layer of the substrate via the bonding layer, and has an uneven shape due to the melt crystallization on the bonded surface side for the bonding layer.
本発明の結晶化半導体薄膜は、基板上層に設けられた結晶化半導体薄膜であって、該結晶化半導体薄膜は、前記基板上層に接合層を介して接合されており、かつ該接合層に対する接合面側に溶融結晶化に伴う凹凸形状を有する。 - 特許庁 - This light emitting diode chip includes: a substrate; a light emitting structure positioned in an upper portion of the substrate and having an active layer arranged between a first conductivity-type semiconductor layer and a second conductivity-type semiconductor layer; and a distributed Bragg reflector that reflects light emitted from the light emitting structure.
本発明による発光ダイオードチップは、基板、前記基板の上部に位置し、第１導電型半導体層と第２導電型半導体層の間に配置された活性層を含む発光構造体及び前記発光構造体から放出された光を反射する分布ブラッグ反射器を含む。 - 特許庁 - Then, a plating process of forming a Ni layer on a lower base electrode by a plating process by electrolytic plating, and forming an upper base electrode by forming a Sn-plated layer on a surface of the Ni layer by applying a Sn plating process by electrolytic plating onto it is executed.
次に、下地電極の上に電解めっきによるめっき処理によりＮｉ層を形成し、更に、その上に電解めっきによるＳｎめっき処理を施すことによりＮｉ層の表面にＳｎめっき層を形成して上地電極を形成するめっき工程を行う。 - 特許庁 - To prevent dielectric film characteristics from varying or a constant dielectric film thickness from deteriorating due to a part not reaching a balanced state, in the lower conductor layer of a thin-film device, on which a lower conductor layer, a dielectric film and an upper conductor layer have been laminated.
積層された下部導体層、誘電体膜および上部導体層を備えた薄膜デバイスにおいて、下部導体層中の平衡状態に達していない部分に起因して、誘電体膜の特性が変化したり誘電体膜の厚みの均一性が低下したりすることを防止する。 - 特許庁 - An embedded oxide layer 112 serving as a lower clad is provided on a substrate part 111, and a silicon thin line core 105 and an upper clad layer 106 formed so as to embed the silicon thin line core 105 are formed on an emission region on the embedded oxide layer 112, and thereby the light waveguide is constituted.
基板部１１１の上には下部クラッドとなる埋め込み酸化層１１２が設けられ、埋め込み酸化膜１１２の上の発光領域には、シリコン細線コア１０５と、シリコン細線コア１０５を埋めるように形成された上部クラッド層１０６が形成され、光導波路が構成されている。 - 特許庁 - A GaN substrate 28 according to the present invention comprises a substrate 14 of GaN monocrystal, an intermediate layer 24 of AlGaN(0<x≤1) formed on the substrate 14 by epitaxial growth, and an upper layer 26 of GaN formed on the intermediate layer 24 by epitaxial growth.
本発明に係るＧａＮ基板２８は、ＧａＮ単結晶からなる基板１４と、基板１４上にエピタキシャル成長された、ＡｌＧａＮ（０＜ｘ≦１）からなる中間層２４と、中間層２４上にエピタキシャル成長された、ＧａＮからなる上層２６とを備えることを特徴とする。 - 特許庁 - A lower mirror layer 14 having a p-type AlGaAs system DBR structure, an active layer 24 having a GaAs/AlGaAs system MQW structure, and an upper mirror layer 28 having an n-type AlGaAs system DBR structure are formed on a p-type GaAs substrate 12 to constitute a vertical resonator.
ｐ−ＧａＡｓ基板１２上に、ｐ−ＡｌＧａＡｓ系のＤＢＲ構造の下部ミラー層１４、ＧａＡｓ／ＡｌＧａＡｓ系のＭＱＷ構造の活性層２４、及びｎ−ＡｌＧａＡｓ系のＤＢＲ構造の上部ミラー層２８等が積層され、垂直共振器を構成している。 - 特許庁 - Consequently, as compared with a case without the cupric oxide layer 14 and the cuprous oxide layer 15, the adhesion is improved between the second upper layer rewiring 13 consisting of copper and a third insulating film (overcoat film) 17 consisting of a polyimide or epoxy based resin or the like, and moisture resistance can be improved.
これにより、酸化第２銅層１４および酸化第１銅層１５が無い場合と比較して、銅からなる第２の上層再配線１３とポリイミドやエポキシ系樹脂等からなる第３の絶縁膜（オーバーコート膜）１７との密着性が向上し、耐湿性を向上することができる。 - 特許庁 - The method for manufacturing the semiconductor storage device comprises the steps of forming a nitride film 113 on an upper layer of a metal electrode layer 111 on a gate electrode layer, and removing a gate oxide film 106 under etching conditions in which an etching rate of the nitride film 113 is slower than that of the film 106 in a source region forming step.
ゲート電極層上の金属電極層１１１の上層に窒化膜１１３を形成するとともに、ソース領域形成工程において、ゲート酸化膜１０６より窒化膜１１３のほうがエッチングレートが遅いエッチング条件で、ゲート酸化膜１０６を除去する。 - 特許庁 - This sterile filtration device includes sterile treating a nutritious liquid to be supplied to a filtration tank 21 by removing objects to be filtered in the nutritious liquid in a filtration layer which is laminated on the upper surface of a sterile filtration layer 28, and bringing an inorganic antibacterial agent into contact with pathogenic bacteria in the nutritious liquid in the sterile filtration layer 28.
濾過槽２１に給水される養液は、除菌濾過層２８の上面に積層された濾過層で養液中の被濾過物の除去を行った後、除菌濾過層２８で無機系抗菌剤と養液中の病原菌との接触による除菌処理が行われる。 - 特許庁 - The organic EL display has a plurality of pixels placed on a substrate 1, where the respective pixels have a laminate composed of an organic material layer 5 and an upper electrode 6 including a pixel electrode and a light emitting layer, and the pixel electrode and the organic material layer 5 are divided into plurality in the pixel.
基板１上に複数の画素が配置され、各画素が画素電極と発光層を含む有機材料層５と上部電極６との積層体を有する有機ＥＬ表示装置において、画素内で画素電極及び有機材料層５が複数に分割されている。 - 特許庁 - The nail decoration sticker includes: a stretchable film 10 impermeable to ink; a three-dimensional decoration layer 20 formed on the upper surface of the film 10 by an UV printer; an adhesive layer 30 applied to the lower surface of the film 10; and a release sheet 40 stuck to the lower surface of the adhesive layer 30.
インクが浸透しない伸縮性のあるフィルム１０と、フィルム１０の上面にＵＶ印刷機により立体的に形成される装飾層２０と、フィルム１０の下面に塗布される粘着層３０と、粘着層３０の下面に貼り付けられる剥離シート４０とからなる。 - 特許庁 - The lower-layer capacitor electrode 141 and pixel electrodes 131 are formed of a single conductive film and the upper-layer capacitor electrode 143 and common electrode 133 are formed of a single conductive film, so that the capacitor 130 is layered on TFT 120N and 120P of a circuit layer 120.
下層キャパシタ電極１４１および画素電極１３１を単一の導電膜から形成し、上層キャパシタ電極１４３および共通電極１３３を単一の導電膜から形成することにより、キャパシタ１４０が回路層１２０のＴＦＴ１２０Ｎ，１２０Ｐ上に積層される。 - 特許庁 - To provide a method for producing a multilayer food product and the obtained multilayer food product, by which the multilayer food product comprising desserts such as multilayer pudding or bavarois is readily and continuously produced industrially, especially immediately after the filling of a lower layer, another food of an upper layer is laminated on the lower layer.
多層プリン及びババロアのようなデザート類等の多層食品で、特に下層部を充填後、直ぐに下層部とは異なる上層部の食品を積層できる、工業的に容易に連続製造が可能な多層食品の製造方法と得られた多層食品の提供。 - 特許庁 - To provide a compound semiconductor device with high reliability and high pressure resistance by forming a buffer layer with high resistance for complete suppression of off-leak current while retaining the crystal quality of a compound semiconductor of an upper layer without doping impurities with high resistance during crystal growth of the buffer layer.
バッファ層の結晶成長時に高抵抗化の不純物をドーピングすることなく上層の化合物半導体の結晶品質を保持するも、バッファ層を高抵抗化してオフリーク電流を確実に抑制し、信頼性の高い高耐圧の化合物半導体装置を実現する。 - 特許庁 - The electrooptic apparatus includes: a transistor (30) having a semiconductor layer (1a) and a gate electrode (31) on a substrate (10); a colored insulating film (14) formed on the upper layer side of the transistor; and a lower light shielding film (11) formed on the lower layer side of the transistor through an interlayer dielectric (12).
電気光学装置は、基板（１０）上に、半導体層（１ａ）及びゲート電極（３１）を有するトランジスター（３０）と、該トランジスターより上層側に形成された有色絶縁膜（１４）と、トランジスターより層間絶縁膜（１２）を介して下層側に形成された下側遮光膜（１１）を備える。 - 特許庁 - A first insulating layer 150a including an opening is provided on one main surface of an insulating resin layer 130 serving as a base material, and the first electrode section 160, where a projecting top section projects from an upper surface of the first insulating layer 150a, is formed at the opening.
基材となる絶縁樹脂層１３０の一方の主表面に開口部を有する第１の絶縁層１５０ａが設けられており、この開口部に第１の絶縁層１５０ａの上面より上に凸状の頂部が突き出した第１の電極部１６０が形成されている。 - 特許庁 - The upper electrode layer 9 has a geometric plane in such a shape that area of the plane enlarges from the incident plane side toward the outgoing plane side, to cover the polarization inversion region 5b of the core layer 5, and the lower electrode layer is connected electrically to an external electrode part 10 on the incident plane side.
上部電極層９はコア層５の分極反転領域５ｂを被覆するようにして入射面側から出射面側に向かって面積が拡大する幾何学的面を有し、下部電極層は入射面側で外部電極部１０に電気的に接続されている。 - 特許庁 - A first layer metal interconnection 49, a second layer metal interconnetion 50, and a third layer metal interconnection 52 are laminated on the upper surface of the source/drain heavily-doped region 48, and neither a contact hole nor a via hole is used for the connection from the source/drain heavily-doped region 48 to the third metal interconnection.
ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。 - 特許庁 - A CMOS circuit as this semiconductor device includes: (a) a substrate 100; (b) a p-type organic transistor PT including an organic semiconductor layer 106a; and (c) an n-type inorganic transistor NT including an inorganic semiconductor layer 126a formed in an upper layer of the p-type organic transistor PT.
本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。 - 特許庁 - In a composition of the buffer layer 12, a region (substrate connection region 121) where the value of p is set to 0 (p=0) (GaN) is formed on the lower end side, and a region (active layer connection region 122) where the value of p is also set to 0 (p=0) (GaN) is formed on the upper end side (electron transit layer 13 side).
この緩衝層１２の組成においては、下端側においてｐ＝０（ＧａＮ）となった領域（基板接続領域１２１）が、上端側（電子走行層１３側）においてもｐ＝０（ＧａＮ）となった領域（能動層接続領域１２２）が、それぞれ設けられている。 - 特許庁 - Thus, in the case of forming the wiring of different potential below the external terminal 8 in a semiconductor assembling process, the cracks generated in the insulation film 5 formed between the electrode 4 of an upper layer and the wiring layer 3 of a lower layer by the stress at the time of wire bonding are suppressed.
このため、半導体組立プロセスにおいて外部端子８下に異電位の配線を有する場合、ワイヤボンド時の応力により発生する上層の電極４と下層の配線層３の層間にある絶縁膜５中に発生するクラックを抑制することが可能である。 - 特許庁 - The catalyst is a two-layer structural catalyst consisting of a lower catalyst coat layer 2 containing a catalyst powder, wherein Pd is supported on a carrier containing at least a Ce-Zr composite oxide, and a upper catalyst coat layer 3 containing a catalyst powder, wherein Rh is supported by a carrier consisting of at least one of zirconia and the Ce-Zr composite oxide.
少なくともCe−Zr複合酸化物を含む担体にPdが担持された触媒粉末を含む下触媒コート層２と、ジルコニア及びCe−Zr複合酸化物の少なくとも一方からなる担体にRhが担持された触媒粉末を含む上触媒コート層３と、からなる二層構造の触媒とした。 - 特許庁 - To solve the problem of the conventional coding apparatus that coding efficiency of an interlace scanning image is degraded since inter-layer prediction cannot be performed in an upper layer image with the same phase as that of an interleaved frame when a reduced non-interlace scanning image is temporally interleaved and coded as a lower layer image.
従来装置では、縮小ノンインターレース走査画像を時間的に間引いて、下位層画像として符号化すると、間引かれたフレームと同位相の上位層画像では階層間予測をすることができないため、インターレース走査画像の符号化効率が低下してしまう。 - 特許庁 - A capacitor 102 is formed of a lower electrode 111 provided over an SiO_2 layer 119 on an impurity layer 117 provided to a substrate 100, a ferrodielectric material 109 provided on the lower electrode 111, and an upper electrode 107 provided on the ferrodielectric material layer 109.
基板１００に設けられた不純物層１１７上のＳｉＯ2層１１９上に設けられた下部電極１１１、下部電極１１１上に設けられた強誘電体層１０９、強誘電体層１０９上に設けられた上部電極１０７によってキャパシタ部１０２を形成する。 - 特許庁 - A catalyst layer (22) of the exhaust purifying catalyst (20) consists of a lower layer (23) in which noble metal such as platinum, rhodium and palladium and zeolite having excellent capacity to adsorb hydrocarbon are incorporated and an upper layer (24) in which noble metal and alkali metal or alkaline-earth metal having excellent capacity to adsorb nitrogen oxides are incorporated.
排気浄化用触媒（２０）の触媒層（２２）は、白金、ロジウム、パラジウムなどの貴金属と炭化水素吸着能に優れたゼオライトとを含む下層（２３）と、窒素酸化物吸蔵能力に優れたアルカリ金属またはアルカリ土類金属と貴金属とを含む上層（２４）とからなる。 - 特許庁 - The manufacturing method and the inspection method of organic EL element comprise a step for applying a voltage between the upper surface side and the lower surface side of the protection layer 26, and a step for deciding presence or absence of a defect of the protection layer 26 on the basis whether a current flows through the protection layer 26.
本製造方法および検査方法は、前記保護層２６を挟んで上面側と下面側から電圧を印加する工程と、前記保護層２６に電流が流れたか否かによって該保護層２６の欠陥の有無を判定する工程と、を含むことを特徴とする。 - 特許庁 - In the manufacturing method of a magnetic head for laminating lower and upper magnetic pole layers 5 and 9 via a gap layer 6 to constitute a magnetic gap, after the gap layer 6 is formed on the lower magnetic pole layer 5, a track width regulation mask patterned corresponding to a track width is disposed.
下部磁極層５と上部磁極層５とをギャップ層６を介して積層形成し、磁気ギャップを構成してなる磁気ヘッドの製造方法において、下部磁極層５上にギャップ層６を形成した後、トラック幅に対応してパターニングされたトラック幅規制マスクを配する。 - 特許庁 - A ceramic intermediate layer, an oxide superconducting film, and a silver stabilization layer are formed sequentially on an orientation metal substrate, and a wide superconducting wire material having a copper protective layer formed on the upper and lower surface layers is cut in the longitudinal direction by continuous laser irradiation thus manufacturing a superconducting wire material.
配向金属基板上に、順に、セラミック中間層、酸化物超電導膜、銀安定化層が形成され、さらに上下面の表層に銅保護層が形成された幅広の超電導線材が、連続レーザーにより長手方向に切断されることにより作製されている超電導線材。 - 特許庁 - The decorative sheet S comprising a polyolefinic resin and having an embossed pattern 4 formed by emboss processing is constituted by laminating an upper layer 2 comprising an olefinic thermoplastic elastomer and a surface protective layer 3 comprising cured matter of an ionizing radiation curable resin on a lower layer 1 comprising a crystalline polyolefinic resin.
ポリオレフィン系樹脂からなりエンボス加工による凹凸模様４を有する化粧シートＳを、結晶性ポリオレフィン系樹脂の下層１上に、オレフィン系熱可塑性エラストマーの上層２、及び、電離放射線硬化性樹脂の硬化物の表面保護層３が積層された構成とする。 - 特許庁 - Here, a vertical electric field nearby the upper-layer comb-tooth electrode and lower-layer comb-tooth electrode 103 is produced only on the electrodes and the electric field produced at the edge of the lower-layer comb- tooth electrode 103 is transmitted through insulating film layers 104 and 108, so it is not applied to liquid crystal.
ここで、上層櫛歯電極１０７及び下層櫛歯電極１０３近傍での縦電界は、電極上のみに発生し、また、下層櫛歯電極１０３エッジで発生する電界は、絶縁膜層１０４及び１０８を通過するため、液晶には印加されない。 - 特許庁 - To provide a multilayer wiring structure in which even if an insulating film on a lower layer side of a wiring layer is not partially completely removed or particularly thinned, a large step caused by an intersection part between the wirings does not occur on an upper layer side, a semiconductor device, an electrooptical device and an electronic apparatus.
配線層の下層側の絶縁膜を部分的に完全除去、あるいは著しく薄くしなくても、配線同士の交差部分に起因する大きな段差が上層側に発生しない多層配線構造、半導体装置、電気光学装置、および電子機器を提供すること。 - 特許庁 - Excess carbon atom 2 is supplied among each single-layer graphite 3a in an ion implantation method, and the like; and when the distance between each single-layer graphite is compressed at heating, the supplied surplus carbon atom 2 is subjected to chemical bonding with a carbon atom 1, which constitutes the single layer graphite 3a on upper and lower sides.
イオン注入などの方法により単層グラファイト３ａ間に余剰炭素原子２を供給し、加熱しつつ単層グラファイト間距離を圧縮すると、供給された余剰炭素原子２は、上下の単層グラファイト３ａを構成する炭素原子１と化学結合される。 - 特許庁 - The method further includes a step of introducing an electric field between electrodes, a step of introducing a current into the EPVR layer adjoining the upper electrode, and a step of adjusting the resistance of the EPVR layer in response to the step of introducing the current to the EPVR layer.
この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップに応答して、ＥＰＶＲの抵抗を調節するステップとをさらに含む。 - 特許庁 - On the upper surface 12 and lower surface 13 of a magnetic body layer 11 formed by laying two magnetic body sheets 20 and 30 in layer, a first coil 15 and a second coil 16 being connected electrically through a through hole 14 are formed by lateral bifilar winding orthogonal to the thickness of the magnetic body layer 11.
２枚の磁性体シート２０，３０を積層してなる磁性体層１１の上面１２及び下面１３に、スルーホール１４を介して電気的に接続される第１コイル１５及び第２コイル１６が磁性体層１１の厚さと直交する横巻方向のバイファイラー巻きに形成されている。 - 特許庁 - A step-relieving layer 12 overlaid on ends of the pixel electrode 11 from the outside thereof are formed between the pixel electrode 11 and the functional layer 13, and a taper angle formed by a side surface located on the pixel electrode 11 in the step relieving layer 12 with respect to the upper surface of the pixel electrode 11 is set not greater than 20°.
画素電極１１と機能層１３との層間には、画素電極１１の端部に外側から被さる段差緩和層１２が形成され、この段差緩和層１２において画素電極１１上に位置する側面が画素電極１１の上面に対してなすテーパ角が２０°以下である。 - 特許庁 - Then, the upper surface of the insulating layer 4 and the inner surface of the aperture part 7 are plated with copper by an electroless plating method and an electroplating method to form a copper plating layer 8 on the insulating layer 4 and a via contact 8b is formed in the aperture part 7 so as to coat the inwall of the aperture part 7.
次に、無電解めっき法および電解めっき法を用いて絶縁層４の上面および開口部７の内面上に銅をめっき形成し、絶縁層４上に銅めっき層８を形成するとともに、開口部７内にその内壁を被覆するようにビアコンタクト８ｂを形成する。 - 特許庁 - The end part of the light exit side or/and the light incident part of the core layer 3 is processed up to an intermediate position of the thickness in the thickness direction of the core layer 3 from the upper face, and the optical waveguide is characterized in that the bottom face of the core layer 3, and this processed end part is formed in a convex or concave lens form.
コア層３の光出射側又は／及び光入射側の端部が、コア層３の上面及び下面からそれぞれコア層３の厚さ方向に対してその中間厚さ位置まで加工され、この加工端部が凸状又は凹状のレンズ形状をなしている、光導波路。 - 特許庁 - A metal conductive layer is provided on an electric insulation base material, and an optical conductive layer containing an electric charge transport substance and an alkali soluble resin is provided in its upper layer, thereby providing an electronic photograph type printed wiring board which has a practical ultraviolet light sensitivity and is superior in a fine line repeatability.
電気絶縁性基材上に金属導電層を設け、その上層に電荷輸送物質とアルカリ可溶性の樹脂を含有する光導電層を設けることにより、実用的な紫外光感度を有し、細線再現性に優れた電子写真方式プリント配線基板を提供できる。 - 特許庁 - A decorate layer 3 comprising a faceplate of metal, ceramic or rigid synthetic resin is temporally adhered to the upper side of the part body 2 comprising the stopper, and a transparent or semi-transparent protecting layer 4 comprising a synthetic resin such as an epoxy or urethane resin is formed on the decorate layer 3.
上栓からなる部品本体２の上面２ｂには金属、セラミック、硬質合成樹脂の銘板からなる装飾層３が接着で仮止め固定され、装飾層３の上にエポキシ又はウレタン樹脂等の合成樹脂からなる透明又は半透明の保護層４が形成されている。 - 特許庁 - To provide a practical method for forming a resist pattern by a PCM (portable comfortable mask) method which can be carried out with electron beams and which uses a specified material as an upper layer material having a high absorption wavelength range to be able to give a mask at the time of exposure of a lower layer and hardly producing a mixing region with the lower layer film.
電子線で行なうことができ、下層の露光時にマスクとなり得る高い吸収波長帯を有し、下層膜との間にミキシング等を形成しにくい特定の材料を上層材料として用いたＰＣＭ法による実用的なレジストパターン形成方法を提供する。 - 特許庁 - This tile unit 2 has a shock absorbing material layer 3 arranged in a bottom part, a backing material 4 arranged on the upper side of the shock absorbing material layer 3, a plurality of tiles 6 adhered on the backing material 4 via an adhesive layer 5, and a joint material 7 filled in a joint between the tiles 6.
このタイルユニット２は、底部に配置された緩衝材層３と、該緩衝材層３の上側に配置された下地材４と、該下地材４の上に接着剤層５を介して接着された複数のタイル６と、タイル６間の目地に充填された目地材７とを有する。 - 特許庁 - A conductive interposing material is protruded on the surface of a corrosion resistant substrate, a gold-covering layer is installed in the upper part of the conductive interposing material, and a compound layer comprising a component of the conductive interposing material and gold is installed between the conductive interposing material and the gold-covering layer.
耐食性を有する素材板の表面に導電性介在物が突出し、上記導電性介在物の上方に金の被覆層を備え、上記導電性介在物と上記金の被覆層との間に、上記導電性介在物の成分と金とからなる化合物層を備える。 - 特許庁 - Then the solder bumps 25 and 26 of the intermediate substrates 24 are placed upon another with the solder bump 25 having the low-melting point solder layer 30 on the bottom side and melt-connected to each other under a temperature condition where the lower solder layer 30 melts and the upper solder layer 28 does not melt.
融点が低い半田層３０を有する半田バンプ２５を下側として、２枚の中間基板２４，２４の半田バンプ２５と半田バンプ２６とを重ねて、下側の半田層３０が溶融する一方上側の半田層２８が溶融しない温度条件で溶融接続する。 - 特許庁 - A weight section 7, a support 5 and a thin beam section 6 connecting these former ones are formed by a SOI substrate 1 which sandwiches an intermediate layer 3 fabricated with a second etching gas instead of a first etching gas between an upper layer 2 and a lower layer 4 both fabricated with the first etching gas.
第１のエッチングガスにより加工される上部層２と下部層４との間に、第１のエッチングガスにより加工されず第２のエッチングガスにより加工される中間層３を挟んだＳＯＩ基板１により、錘部７と支持部５と、これらを連結する肉薄の梁部６を形成する。 - 特許庁
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