「upper- layer」を含む例文一覧(11094)
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素子本体５の内部に活性層４が設けられると共に、素子本体５の上面には第１の電極６が形成され、素子本体５の下面には第２の電極７、及び第３の電極８が形成されている。 - 特許庁 - The DRAM cell is equipped with: a substrate 100 composed of a semiconductor material and having a main surface 102; a transistor 120 formed on the main surface 102; and a magnetic capacitor 140 formed in a metal layer provided on the upper side of the transistor 120.
ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に設けた金属層に形成した磁器コンデンサ１４０とを備える。 - 特許庁 - On an upper layer of control software of the image processing apparatus, an interpreter 45 is provided to transmit and receive, code and decode, interpret, and execute mobile agents, and to execute mobile agents 41, 42 that are moved from client devices such as computers or word processors.
画像処理装置の制御ソフトウェアの上位層に、モバイルエージェントを送受信、符号／復号化、解釈、実行するインタープリタ４５を配し、コンピュータやワードプロセッサなどのクライアント装置から移動してきたモバイルエージェント４１、４２…を実行する。 - 特許庁 - To provide a high-reliability device configuration by achieving secure element isolation by a simple technique minimizing the increase of processes without causing warpage in a substrate nor degrading crystallinity of a compound semiconductor layer on the upper side of the substrate.
工程増を最小限とした簡便な手法で、基板に反りを生ぜしめることなく、また基板上方の化合物半導体層の結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い装置構成を得る。 - 特許庁 - The frame 21 side end of a piezoelectric conversion region where a piezoelectric layer 24b touches the lower electrode 24a and the upper electrode 24c, respectively, in the piezoelectric conversion unit 24 is aligned with the boundary of the frame 21 and the cantilever 22.
圧電変換部２４において圧電層２４ｂと下部電極２４ａおよび上部電極２４ｃそれぞれとが接する圧電変換領域のフレーム部２１側の端を、フレーム部２１とカンチレバー部２２との境界に揃えてある。 - 特許庁 - The upper clad layers 15a of the mesa structure part 19a includes a first region 151a arranged on the core layer 14a, and a second region 152a and a third region 153a arranged on the first region 151a in parallel.
メサ構造部１９ａの上部クラッド層１５ａは、コア層１４ａ上に配置された第一領域１５１ａと、第一領域１５１ａ上に並んで配置された第二領域１５２ａ及び第三領域１５３ａとを含む。 - 特許庁 - A phase control part 10 of the Mach-Zehnder type optical modulator 1A has mesa structure parts 19a, 19b containing an n-type lower clad layer 13, core layers 14a, 14b, and upper clad layers 15a, 15b respectively.
マッハツェンダー型光変調素子１Ａの位相制御部１０は、ｎ型下部クラッド層１３、コア層１４ａ及び１４ｂ、並びに上部クラッド層１５ａ及び１５ｂをそれぞれ含むメサ構造部１９ａ及び１９ｂを有する。 - 特許庁 - As shown in chart (a) in Fig.3, a multimode VCSEL that has yet to suffer ESD damage exhibits an emission spectrum showing a number of peaks corresponding to the structure of an active layer (MQW) and upper and lower reflectors (DBR).
図３（ａ）は、ＥＳＤダメージを受ける前のマルチモードＶＣＳＥＬの発光スペクトラムを示しており、活性層（ＭＱＷ）及び上下の反射鏡（ＤＢＲ）の構造に対応した数分のピークを示す発光スペクトラムが得られる。 - 特許庁 - The single atomic layer deposition apparatus comprises a reaction vessel 106 comprising an upper plate 30 and a lower plate 40 and internally provided with a reaction chamber 20 and the test piece holder 50 for supporting a test piece 60 to be loaded in the reaction chamber 20.
上板３０及び下板４０を備え、内部に反応室２０が設けられる反応容器１０６及び反応室２０内部にロードされる試片６０を支持する試片ホルダー５０を備える単原子蒸着装置である。 - 特許庁 - The T-shaped turning clamp 20 clamps the shielding layer of a cable 30 with its T-shaped leg part, and guides each wire into a cover 5 through the inside of the generally cylindrical flange part used as the rotation axis formed at the upper part of the T-shaped form.
このＴ字状回動クランプはＴ字形の脚部でケーブル３０のシールド層をクランプし、Ｔ字形上部に設けられた回転軸となる前記略円筒形のフランジ内部を通して各ワイヤーをカバー５内に導く。 - 特許庁 - Since the upper and lower planes 14 and 15 of the pedestal 10 is made smooth, the accuracy of the plane on which diamond abrasive grain is electrodeposited is extremely high, and the plane accuracy of the abrasive grain layer 18 is improved by uniformly controlling the quantity of electrodeposition.
台座１０の上・下平面１４、１５を平滑に加工しているため、ダイヤモンド砥粒が電着される平面精度が極めて高く、電着量を均一に制御することで砥粒層１８の平面精度が高められる。 - 特許庁 - To attach a float capable of adjusting buoyancy to a lower suction port for pumping up a lower water layer to arbitrarily adjust the position of the lower suction port in a water purifying apparatus for mixing upper and lower water layers of a closed water area or the like.
閉鎖水域等の上下層水を混合する水質浄化装置において、下層水を汲み上げる下部吸込口に浮力調整できる浮力体を取り付けて下部吸込口の位置を任意に調整できるようにする。 - 特許庁 - Related to an embedded second layer wiring L2, comprising a conductive barrier film 17a that has barrier properties for diffusion of copper and the main conductor film 18a containing copper as the main component, the upper corners of the main conductor film 18a are made round.
銅の拡散に対してバリア性を有する導電性バリア膜１７ａおよび銅を主成分とする主導体膜１８ａを有する埋込第２層配線Ｌ２において、主導体膜１８ａの上部角に丸みを形成した。 - 特許庁 - For example, for an optical waveguide main line 10 guiding a plurality of wavelength lights (λ1, λ2, ... λn-1, λn), there are arranged, on its upper layer, micro ring optical resonators 11a-11f that are directly optically coupled to the optical waveguide main line 10.
たとえば、複数の波長光（λ1 ，λ2 ，…，λn-1 ，λn ）を導波する光導波路主線１０に対し、その上層に、光導波路主線１０と直接光結合するマイクロリング光共振器１１ａ〜１１ｆを配置する。 - 特許庁 - The fraction of the sum of the cloud bottom height data from height 0 to the upper limit of each cloud layer candidate to the data total obtained by weighted computation on the number of the cloud bottom height data obtained in a specific time is defined as a cloud cover.
前記所定時間内において取得した雲底高度データ数に加重計算して得たデータ総数に対する、高度０から各雲層候補の上限高さまでの雲底高度データの積算値の割合を雲量とする。 - 特許庁 - To provide a composition for a thermosetting silicon-containing film allowing formation of a silicon-containing film which can be used as a good dry etching mask and having good etching selectivity especially with a photoresist on an upper layer in a multilayer resist process.
多層レジスト法において、良好なドライエッチングマスクとして使用できるケイ素含有膜を形成でき、特に上層のフォトレジストとのエッチング選択性が良好な熱硬化性ケイ素含有膜形成用組成物の提供。 - 特許庁 - There is provided an upper semiconductor multilayer 26, which contains semiconductor layers 24 and 25, over a structure in which an active layer 11 is embedded in a semiconductor and grown, and a lower semiconductor multilayer 5, which contains semiconductor layers 3 and 4 grown under the structure.
活性層１１とそれを半導体埋込成長した構造の上下に、半導体層２４／半導体層２５の上部多層半導体層２６と、半導体層３／半導体層４の下部多層半導体層５を有する。 - 特許庁 - A groove part 31 is formed between the adjacent ridge parts 30 and a wiring layer 35 for electrically connecting an upper electrode 33 with a pad electrode 34 is disposed in hollow at least over the groove part 31.
互いに隣接するリッジ部３０の間に溝部３１が設けられており、上部電極３３とパッド電極３４とを電気的に接続する配線層３５が、少なくとも溝部３１上において中空に配置されている。 - 特許庁 - By layering a flow passage unit and the piezoelectric actuator and pressing the upper surface 42A of the piezoelectric layer 42 toward the flow passage unit by a heater having a flat pressing surface, the flow passage unit and the piezoelectric actuator are bonded with the adhesive.
そして、流路ユニットと圧電アクチュエータとを積層させ、平坦な押圧面を有するヒータによって圧電層４２の上面４２Ａを流路ユニットに向けて押圧することによって、流路ユニットと圧電アクチュエータとを接着剤で接着する。 - 特許庁 - In relation to a sealing material formed by covering a flexible foamed body formed of synthetic rubber, natural rubber or a thermoplastic resin with adhesive butyl rubber, this butyl rubber composite sealing material is characterized by one part of its upper surface being a foamed body exposing layer.
合成ゴム、天然ゴムまたは熱可塑性樹脂よりなる柔軟な発泡体を粘着性ブチルゴムで被覆したシール材において、上面の一部分が発泡体露出層であることを特徴とするブチルゴム複合シール材。 - 特許庁 - A light guide 11 makes light incident from the upper end and makes the light incident into the inside incident and absorb onto a solar battery layer composed of a p-type organic semiconductor 13 and an n-type organic semiconductor 14.
導光部１１は、その上端から光を入射させ、その内部に入射された光をＰ型有機半導体１３とＮ型有機半導体１４とからなる太陽電池層に入射させて吸収させるようにしている。 - 特許庁 - To provide a method of manufacturing a wiring board that suppresses a decrease in yield due to breaking of upper-layer wiring of the wiring board having a multilayer wiring structure, and improves reliability, a light emitting device, and electronic equipment.
多層配線構造を有する配線基板において、上層配線の断線等による歩留まりの低下を抑制し、信頼性を向上させることのできる配線基板の製造方法、発光装置及び電子機器を提供する。 - 特許庁 - The upper transparent electrode plate 10 is provided with a transparent substrate 1, a transparent electrode layer 3 formed on the back face of the transparent substrate 1, and a polarizing plate 2 laminated on the front face of the transparent substrate 1 integrally with the transparent substrate 1.
上部透明電極板１０は、透明基板１と、透明基板１の裏面上に形成された透明電極層３と、透明基板１の表面上に透明基板１と一体的に積層された偏光板２とを備える。 - 特許庁 - After that, a feed gas for semiconductor crystal growth such as a GaN-family compound semiconductor is supplied to the substrate, and crystal growth is simply carried out from the upper part of the projection part 11, thus forming a first semiconductor layer 2.
その後、この基板に例えばＧａＮ系化合物半導体などの半導体結晶成長用の原料ガスを供給し、凸部１１の上方部から専ら結晶成長させることで第１の半導体層２を形成する。 - 特許庁 - A wiring 10 is formed on the upper layer of an interlayer insulator film 9 which covers MISFETQ1 formed on the main surface of a semiconductor substrate 1, and a dummy wiring 11 is disposed in a region where the distances between the wirings 10 are large.
半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。 - 特許庁 - Then the film 5 for the reflection electrode is formed, on which a resist layer 6 for patterning the film 5 for the reflection electrode is applied, and the film 5 for the reflection electrode in the upper part of the base film 3a is removed by patterning.
次に、反射電極用膜５を成膜し、さらにその上に反射電極用電極５パターニング用のレジスト層６を塗布して、下地膜３ａ上方部分の反射電極用電極５がパターニングにより除去される。 - 特許庁 - An embodiment includes the formation of a flexible layer (12) having first and second ends (13, 14), an intermediate section (70) connecting the first and second ends, and upper and lower surfaces (48, 15).
実施形態は、第１および第２の端部分（１３、１４）、第１および第２の端部分を連結する中間部分（７０）、ならびに上側および下側の表面（４８、１５）を有する柔軟な層（１２）を形成することを含む。 - 特許庁 - A capacitor lower electrode 3 is connected to the gate electrode 6a, and a capacitor upper electrode 6b is connected to a P-type ground layer 12 to form a capacitor in parallel to a gate comprising the gate electrode 6a and a gate insulating film 4.
キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。 - 特許庁 - Since the resistance value of the semiconductor layer 140 varies with the written data, it is possible to identify the written data from a current value which is detected when a reading voltage is applied between the upper electrodes 150, 160.
書き込まれたデータによって半導体層１４０の抵抗値が異なるので、上部電極１５０、１６０間への読み出し電圧印加時に検出される電流値から、書き込まれているデータを識別して読み出すことができる。 - 特許庁 - A second interlayer insulation film is formed on the first interlayer insulation film where the barrier metal layer is formed, a second contact hole is formed at the upper part of the barrier metal film of the film, and a plug is formed there through selective CVD.
そのバリヤ金属層を形成させた第１層間絶縁膜の上に第２層間絶縁膜を形成させ、その膜のバリヤ金属層の上側の部分に第２コンタクトホールを形成させ、そこに選択的ＣＶＤでプラグを形成させる。 - 特許庁 - In the transparent substrate 11 used in the organic light emitting diode 10, the length of a side 11a (upper side) on the transparent electrode layer 12 side is shorter than that of the side 11b (lower side) on the emitting side in a cross-section parallel to a short side 16.
有機発光ダイオード１０に用いられる透明基板１１は、短辺１６に平行な断面において、透明電極層１２側の辺１１ａ（上辺）の長さが、出射側の辺１１ｂ（下辺）の長さより短い。 - 特許庁 - A conductive connection layer 23, formed by silver paste, is provided at an upper surface of each connection terminal 22 forming the connection terminal column 21, and insulated layers 24 are provided between the connection terminals 22 so as to insulate each connection terminal 22.
接続端子列２１を構成する各接続端子２２の上面には、銀ペーストにより形成された導電接続層２３が設けられ、接続端子２２の間には、接続端子２２同士を絶縁する絶縁層２４が設けられている。 - 特許庁 - To provide a multistory earthquake-resistant wall structure which controls bending deformation by suppressing the axial expansion/contraction of a column to surely and effectively burden a horizontal force even at an upper layer of a building, and to provide a building equipped with the multistory earthquake-resistant wall structure.
柱の軸伸縮を抑えて曲げ変形を制御し、建物の上層においても確実且つ有効に水平力を負担させることを可能にした連層耐震壁構造及びこれを備える建物を提供する。 - 特許庁 - The touch panel 2 is provided on the upper surface side of the symbol printing film 3 so as to make a group of touch panel wiring lines unlikely to be seen from on an input operation surface 6, and the touch panel 2 is placed in the top layer of the layered body 5 to improve operational sensitivity.
タッチパネル２を記号印刷フィルム３の上面側に設けてタッチパネル配線群を入力操作面６上から見え難くし、タッチパネル２を積層体５の最上面に配置し操作感度を向上する。 - 特許庁 - This circuit is provided with bypass circuits VIA1 to VIA4, ALB1, ALA2 and ALB2, in which an electrostatic applied to a VSS terminal is made to bypass to an upper wiring layer and make an excess electrostatic only, to making it selectively escape to the outside by an electrostatic protecting circuit 10.
Ｖ_SS端子に印加された静電気を、上位配線層に迂回させる迂回路ＶＩＡ１〜ＶＩＡ４、ＡＬＢ１、ＡＬＡ２、ＡＬＢ２を具備し、静電保護回路１０により過大な静電気のみを選択的に外部へ逃がす。 - 特許庁 - In the method, a piezoelectric thin film 4 is laminated on a support substrate on which a conductive sacrificing layer is formed, and a meander electrode 20 turning to an open state due to over-current is formed to a wiring to form an upper surface polarizing electrode 14 on the piezoelectric thin film 4.
導電性犠牲層を形成した支持基板に圧電薄膜４を積層するとともに、過電流によりオープンになるミアンダ電極２０を配線に設けて圧電薄膜４に上面分極電極１４を形成する。 - 特許庁 - The content of the soft magnetic alloy powder 11 is relatively low near the upper surface 13a and relatively high near the lower surface 13b in each alloy powder layer 13.
合金粉末層１３の上面１３ａ付近では、軟磁性合金粉末１１の含有量が相対的に低く、合金粉末層１３の下面１３ｂ付近では、軟磁性合金粉末１１の含有量が相対的に高くなっている。 - 特許庁 - A lower silicon substrate 21 and an upper silicon pattern 25a which is electrically isolated from the lower silicon substrate 21 by an isolation layer 33a buried in the hole of an inverted T-shape, which is form in the lower silicon substrate 21, are included.
下部シリコン基板２１と、下部シリコン基板２１に形成された逆Ｔ字状のホールに埋没された分離絶縁層３３ａによって下部シリコン基板２１と電気的に分離された上部シリコンパターン２５ａとを含む。 - 特許庁 - The barrier layers 131, 133 are disposed to cover the upper surface and the lateral sides of the metal layers 111, 113, contain a material having a melting point higher than the glass transition temperature of the insulation substrate 101 and prevents diffusion of an atom in the layer of metal.
障壁膜１３１、１３３は金属膜１１１、１１３の上面と側面を覆うように配置され、絶縁基板１０１のガラス転移点より高い融点を有する物質を含み、金属膜原子の拡散を防止する。 - 特許庁 - A memory cell gate electrode interconnection is disposed in a bit line intersection region (TWSA), and gates for an access transistor of a memory cell are interconnected to each other, to form an intersection structure of a bit line, by using metal interconnections (MTFB, MTSB) of the upper layer.
ビット線交差領域（ＴＷＳＡ）にメモリセルゲート電極配線を配置して、メモリセルのアクセストランジスタのゲートを相互接続し、ビット線の交差構造を、その上層のメタル配線（ＭＴＦＢ，ＭＴＳＢ）を用いて形成する。 - 特許庁 - When a pull-out force is generated, of inverted-conical bearing force 37 acting from an upper surface 3b of the annular rib 3 in a diagonal upward direction in the foot protective layer 26, and a frictional force on the periphery of the existing pile 1 function to resist the pull-out force (b).
引抜力が発生した際に、根固め層２６内で環状リブ３の上面３ｂから斜め上方に向けた逆円錐状の支圧力３７の作用と、既製杭１の外周での摩擦力により抵抗する（ｂ）。 - 特許庁 - A groundsill part 12A for installing and erecting the side face skeleton on the foundation and a floor receiving part 12 to which a floor member of the upper layer can be connected are fixed to the side face skeleton 11 by welding.
前記妻骨格１１には、当該妻骨格を基礎上に設置して立設させることができる土台部１２Ａと、上層の床部材１６を結合することができる床受け部１３とが、それぞれ溶接により固定されている。 - 特許庁 - To provide a method and a device for stably measuring a furnace terrace length in a blast furnace even in the case that measured values obtained by measuring the layer upper surface shape of charged materials include any noise.
装入物の層上面形状を計測した計測値にノイズが含まれていても、安定してテラス長さを測定することができる高炉のテラス長さの測定方法、及び高炉のテラス長さの測定装置を提供することを課題とする。 - 特許庁 - Also, a dielectric layer 18 is formed in a portion where the circuits 15 are formed so that a gap is filled between the branch lines L1, L2, and an upper metal case 11 and a lower metal case 12.
また、ウィルキンソン形の高周波電力分配合成回路１５を形成した部位には、分岐線路Ｌ１及びＬ２と上側金属ケース１１及び下側金属ケース１２との空間を埋めるように、誘電体層１８を形成する。 - 特許庁 - This manufacturing method is carried out in a manner, where the upper electrode 18 of a capacitor is brought into contact with the junction layer of a transistor by a barrier metal 20 through the intermediary of a polysilicon 21 when a wiring for connecting a ferroelectric capacitor to a transistor of an Fe RAM(ferro random access memory) is formed.
ＦｅＲＡＭの強誘電体キャパシタとトランジスタとの接続のための配線形成時に、キャパシタの上部電極１８は、障壁金属２０によってトランジスタの接合層にポリシリコン２１を通じてコンタクトがなされる。 - 特許庁 - On the upper surface of the p-type clad layer 104 positioned on both sides of the ridge part Ri, a first insulating film 107a of SiO_2 fine particles and a second insulating film 107b comprising an SiO_2 film are formed in this order.
リッジ部Ｒｉの両側方に位置するｐ型クラッド層１０４の上面には、ＳｉＯ_２微粒子からなる第１の絶縁膜１０７ａ、およびＳｉＯ_２膜からなる第２の絶縁膜１０７ｂがこの順で形成されている。 - 特許庁 - A cut is made from the upper surface to the lower surface at the side end part of a base part for mounting an IC and inserted with the terminal part, and an insulation layer is provided between the base part and the terminal part.
ＩＣを載置するベース部の側端部に上面から下面へ達する切欠部を形成し、該切欠部に端子部を挿入設置するとともに、ベース部と端子部間に絶縁層を設けたことを特徴とするＩＣ用基板。 - 特許庁 - To effectively suppress a change of a threshold value for a nonvolatile semiconductor memory element during holding data by effectively suppressing charge emission from the upper insulating layer of the nonvolatile semiconductor memory element when holding the data.
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。 - 特許庁 - Wiring 30 constituting the spiral inductor is electrically connected to the electrode 14, and is formed on an upper surface 24 of the resin layer 20, opposite to an undersurface 22 facing the surface with the electrode 14 of the semiconductor substrate 10.
スパイラルインダクタを構成する配線３０は、電極１４に電気的に接続され、樹脂層２０の、半導体基板１０の電極１４が形成された面と対向する下面２２とは反対の上面２４に形成されている。 - 特許庁 - In this state, the upper insulation film 7 and the base metal layer 9 formed on its surface exist among the wiring 11, so that no plating resist film 25 for forming a columnar electrode is inserted into among the wiring 11.
この状態では、配線１１間に上層絶縁膜７およびその表面に形成された下地金属層９が存在するので、配線１１間に柱状電極形成用メッキレジスト膜２５が入り込む余地はない。 - 特許庁
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