「Bit pattern」を含む例文一覧(648)

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  • The decimation rate is varied by preparing a decimation pattern for the original image of 100% density and changing 0 bit of the decimation pattern to 1 bit depending on the density of the original image.
    マスクパターンは、１００％濃度の原画像に対する間引きパターンを用意し、原画像の濃度に応じて間引きパターンの０のビットを１に変更することによって間引き率を変化させる。 - 特許庁
  • A pseudo random noise pattern of a data rate equal to a delta-sigma modulated one-bit signal is generated and the generated pseudo random noise pattern is used to perform code modulation on the one-bit signal.
    デルタシグマ変調された１ビット信号と等しいデータレートの擬似ランダムノイズパターンを生成し、この生成された擬似ランダムノイズパターンを用いて、その１ビット信号を符号変調する。 - 特許庁
  • A bit pattern 81 is provided on the inner circumferential surface of a core 55 of a roll sheet 51, and optical sensors 82 and 83 opposite to the bit pattern 81 are provided on a support shaft 62 of a roll holder.
    ロールシート５１の巻芯５５の内周面にビットパターン８１を設けるとともに、ロールホルダ５２の支持軸６２に、このビットパターン８１に対向する光センサ８２および８３を設ける。 - 特許庁
  • To adopt a bit pattern sequence which suits the application of an algorithm for improvement of threshold voltage distribution, and a bit pattern sequence which suits the embodiment of uniform error probability distribution/reading latency.
    閾値電圧分布の改善のためのアルゴリズムの適用に適合するビットパターン順序と均一のエラー確率分布／読み出しレイテンシの具現に適合するビットパターン順序とを採用する。 - 特許庁
  • In addition, the data processing part 21 extracts a row of the bit location coinciding in the buffer 23 for detection as contents of the protocol message for each bit length of the particular pattern after detecting the particular pattern.
    更に、データ処理部２１は、特定パターン検出後にプロトコルメッセージの内容として検出用バッファ２３内で一致したビット位置の列を特定パターンのビット長分毎に抽出する。 - 特許庁
  • Jackpot determining processing uses low-order byte 8-bit data of the latched 16-bit data, as a random number value for determining a special symbol, and variation pattern selecting processing uses high-order byte 8-bit data of the latched 16-bit data, as a random number value for variation pattern.
    ラッチされた１６ビットのデータのうち下位バイトの８ビットのデータを特別図柄判定用乱数値として、大当たり判定処理に用いて、ラッチされた１６ビットのデータのうち上位バイトの８ビットのデータを変動パターン用乱数値として、変動パターン選択処理に用いる。 - 特許庁
  • A bit pattern/packet for confirming that the equipment is at the power saving state is defined, the bit pattern/packet is transmitted periodically or at starting on the controller side and a response is returned while maintaining the power saving state when the bit pattern/packet is received at the power saving state on the equipment side.
    省電力状態であることを確認するためのビットパターン／パケットを定義し、制御装置側では定期的あるいは起動時に前記ビットパターン／パケットを送信し、機器側では省電力状態で前記ビットパターン／パケットを受信した場合は省電力状態を維持したまま応答を返す。 - 特許庁
  • A comparison section 76 compares a bit string corresponding to a predetermined pit pattern held in a detected bit string holding section 75 with the bit string of the n-bit string holding section 74, and outputs the input signal to registers 77 and 78 when the compared bit stings are equal to each other.
    比較部７６は、検出ビット列保存部７５に保存されている所定のピットパターンに対応したビット列と、ｎビット列保持部７４のビット列とを比較して同一であった場合、レジスタ７７および７８に、入力された信号を出力させる。 - 特許庁
  • A memory system includes: a controller so configured as to convert data on the basis of a first bit pattern sequence; and a nonvolatile memory device so constituted as to program the converted data by a program method corresponding to the first bit pattern sequence and to read data by a reading method corresponding to a second bit pattern sequence different from the first bit pattern sequence.
    メモリシステムは第１ビットパターン順序に基づいてデータを変換するように構成された制御器と、そして第１ビットパターン順序に対応するプログラム方法によって変換されたデータをプログラムするように、そして第１ビットパターン順序と異なる第２ビットパターン順序に対応する読み出し方法によってデータを読み出すように構成された不揮発性メモリ装置を含む。 - 特許庁
  • A channel bit string conversion part 56 selects which of conversion processing to the second code pattern or processing to the first code pattern from the parity preservation violation individual conversion code pattern is performed.
    チャネルビット列変換部56は、偶奇性保存違反個別変換符号パターンから第２の符号パターンへの変換処理を行うか、または第１の符号パターンかを選択する。 - 特許庁
  • Further, a pattern by k-(2^n-1) bits from high-order bits of the A pattern is employed for a pattern by k-(2^n-1) bits from the least significant bit of a pattern generated at the (m+1)th reference clock.
    また、Ａパターンの上位ビット側からｋ−（２^ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２^ｎ−１）ビット分のパターンとする。 - 特許庁
  • The synchronizing pattern of the frame with the frame number 25 is SY6 when the value of the 2nd bit of the 2-bit information is '0' or SY7 when '1'.
    フレーム番号２５のフレームの同期パターンは、２ビットの情報の第２ビットの値が「０」のときＳＹ６、「１」のときＳＹ７が選択される。 - 特許庁
  • In the case data expressing a pixel by 4 bits (16 gradations) are inputted, instead of a 16 bit pattern, a 32 bit pattern of a double size is prepared as a corresponding pattern thereof so as to be stored in a digital data outputting unit 1001.
    １画素が４ビット（１６階調）で表現されるデータを入力する場合、対応するパターンとして１６ビットのパターンではなく、その２倍の３２ビットのパターンを用意し、それをデジタルデータ出力装置１００１に格納しておく。 - 特許庁
  • A buffer 62 stores the likelihood and a unique code word is retrieved from a bit pattern or the likelihood value.
    尤度値をバッファ６２に格納し、一意符号語をビットパターンまたは尤度値の中で検索する。 - 特許庁
  • A character pattern is stored in a bit map area 302 together with its belonging group number.
    また、ビットマップ領域３０２には文字パターンが属するグループ番号とともに記憶されている。 - 特許庁
  • A logic determining device (148) determines presence/absence of logic inversion from the logic determination bit pattern.
    論理判定装置（１４８）は、論理判定用ビットパターンにより論理反転の有無を判定する。 - 特許庁
  • The amplitude (semi-amplitude) of this oscillation is set equal to the pitch p of the bit pattern.
    この振動の振幅（半振幅）は、ビットパターンのピッチｐと同じとなるように設定されている。 - 特許庁
  • A repeated pattern 56 of a minimum bit length for a sector block is added at the end of the sector block.
    セクタブロックの末尾にそのセクタブロックでの最短ビット長の繰り返しパターン５６を付加する。 - 特許庁
  • Note that the bit pattern of power index is concealed from the operations of the computing circuit.
    このようにすれば、演算回路の動作からは、べき指数のビットパターンがわからないようになる。 - 特許庁
  • The bit extending part is extended to the inside of the contact hole over the phase transition pattern.
    前記ビット延長部は前記相転移パターン上の前記コンタクトホール内部に伸長される。 - 特許庁
  • To do useful work the key[] and txt[] arrays must be filled with a useful bit pattern.
    実際に動作させるためには、配列key[]とtxt[]に有効なビットパターンを指定しなければならない。 - JM
  • Latches capture pulses generated by the combination circuit each time a specific bit pattern is detected.
    ラッチは、特定のビット・パターンを検出する度に組合せ回路により発生されたパルスを捕獲する。 - 特許庁
  • BIT ADDRESS PATTERN MAKING METHOD AND READ-OUT METHOD, DISK SHAPED RECORDING MEDIUM, AND INFORMATION RECORDING DEVICE
    ビットアドレスパターン作成方法及び読み出し方法、ディスク状記録媒体、及び情報記録装置 - 特許庁
  • A padding part 102 combines the bit string representing n and a prescribed bit pattern to generate a bit string P, and adds the bit string P to a prescribed position of a message M input by an input part 101 to generate the message M'.
    パディング部１０２は、ｎを表すビット列と所定のビットパターンとを組み合わせてビット列Ｐを生成し、ビット列Ｐを、入力部１０１により入力されたメッセージＭの所定の位置に付加してメッセージＭ´を生成する。 - 特許庁
  • With this, pattern data to which parities are added by every bit is transmitted from the transmitter 100 and parity check is performed to the pattern data on the side of the receiver 200.
    これと共に、送信装置100からビット毎にパリティを付加したパターンデータを送信し、これを受信装置200側でパリティチェックする。 - 特許庁
  • A pattern coincidence detection section 10 stores a particular pattern partly included in patterns as a detected pattern by each kind of the patterns used to measure a bit error rate and detects coincidence / dissidence between a received pattern P10 and the detected pattern in response to the received pattern.
    パターン一致検出部１０は、符号誤り率を測定するために用いるパターンの種類毎に、その一部として含まれる特定のパターンを検出パターンとして記憶し、受信パターンＰ１０と、このパターンに応じた検出パターンとの一致不一致を検出する。 - 特許庁
  • A bit pattern of a preamble is set to make the number of bits which is different between a bit stream of an arbitrary continuous (n)-bit length extracted from a bit stream composed of the preamble and a frame starting code continued thereto and a bit stream of the frame starting code, equal to or greater than a humming distance (h).
    プリアンブルとこれに連続するフレーム開始符号とで構成されるビット列から抽出した任意の連続するｎビット長のビット列とフレーム開始符号のビット列との間で相違するビット数がハミング距離ｈ以上となるように、プリアンブルのビットパターンを設定する。 - 特許庁
  • a switch 8 switches the 1-bit mute pattern signal a, generated by a mute pattern generator 4, to a 1-bit mute pattern signal b, generated by a mute pattern generator 5 and delayed by a delay line 7, at a specified timing depending on a control signal S_2 from the controller 11.
    制御装置１１からの制御信号Ｓ2に基づいた所定のタイミングで切り換え装置８は、ミュートパターン発生器４によって生成される１ビットミュートパターン信号ａを、ミュートパターン発生器５によって生成されてディレーライン７でディレーされた１ビットミュートパターン信号ｂへと切り換える。 - 特許庁
  • A specific rule conversion pattern processing control part 55 detects whether a channel bit corresponding to a DSV control bit is included in the parity preservation violation individual conversion code pattern or not, and controls conversion processing to the second code pattern from the parity preservation violation individual conversion code pattern so as to surely perform DSV control.
    特定規則変換パターン処理制御部55は、偶奇性保存違反個別変換符号パターン内に、DSV制御ビットに対応するチャネルビットが含まれているかを検出し、確実にDSV制御ができるように、偶奇性保存違反個別変換符号パターンから、第２の符号パターンへの変換処理を制御する。 - 特許庁
  • The magnetic RAM using the Schottky diode includes a stacked structure of word lines, a resistance variation pattern, and bit lines and is characterized by that a resistance variation element pattern and the semiconductor layer pattern or the semiconductor layer pattern and bit lines form the Schottky diode.
    ワードライン、抵抗変化素子パターン、半導体層パターン及びビットラインの積層構造を含み、抵抗変化素子パターンと半導体層パターン又は半導体層パターンとビットラインはショットキーダイオードを形成することを特徴とするショットキーダイオードを用いたマグネチックＲＡＭである。 - 特許庁
  • The bit synchronization in the ADIP is synchronized by the detection of a bit synchronizing pattern and a WBL counter, and the word synchronization of the ADIP is respectively synchronized by the detection of a word synchronizing pattern and a word counter, independently.
    ＡＤＩＰにおけるビット同期を、ビット同期パターンの検出とＷＢＬカウンタで、ＡＤＩＰのワード同期を、ワード同期パターンの検出とワードカウンタで、それぞれ独立して同期をとる。 - 特許庁
  • To use a magnetic head having a recording element and a reproducing element which are excellent in thermal stability and a recording property and are wider than a track period of a bit pattern, even when the bit pattern is densely integrated.
    ビットパターンを高密度に集積した場合にも，熱安定性と記録性に優れ，ビットパターンのトラック周期よりも広い記録素子及び再生素子の磁気ヘッドを用いることができるようにする。 - 特許庁
  • A synchronized frame includes the synchronizing signal and a run length limited code and the synchronizing signal includes a synchronization pattern consisting of a bit pattern with run length larger than the maximum run length and an additional bit pattern with the run length longer than the minimum run length arranged in the rear of the bit pattern when the digital data is stored in a sector consisting of a plurality of synchronized frames and successively transmitted.
    ディジタルデータを複数の同期フレームからなるセクタに収容して順次伝送する際に同期フレームは同期信号とランレングスリミテッドコードとを含み、同期信号は最大ランレングスよりも大なるランレングスのビットパターンとその後方に配置された最小ランレングスよりも長いランレングスの付加ビットパターンとからなる同期パターンを含む。 - 特許庁
  • A determination section 74 determines the coding pattern of the data sequence on the basis of results of mathematical operation by the 4-bit correlation operation section 72 and the 3-bit correlation operation section 73.
    判定部７４は、４ビット相関演算部７２と３ビット相関演算部７３との演算結果に基づいて、そのデータ列の符号化パターンを判定する。 - 特許庁
  • An exposure waveform can be modulated in a ≤1 ns rise time, so that exposure to a bit pattern can be performed at a ≥30 Mbps bit rate.
    立ち上がり時間１ｎｓ以下で露光波形を変調することが可能となるので、データレート３０Ｍｂｐｓ以上でピットパターンを露光することができる。 - 特許庁
  • A replacement part 42 replaces a unused bit sequence by a known bit pattern with respect to a header part to be used for confirming whether the frame is normal or not.
    置換部４２は、フレームが正常である否かを確認するために用いられるヘッダ部分に対して、不使用ビット列を既知のビットパターンで置き換える。 - 特許庁
  • Since the gradation of the test pattern displayed on the screen is changed by a transmission defect of each bit, the defect of the low-order bit and the defect of the high-order bit can be visually judged on the single screen.
    このとき、各ビットの送信不良によって、画面に表示されるテストパターンの階調は変化するため、一画面上で上位ビットの不良と、下位ビットの不良を視覚的に判断できる。 - 特許庁
  • The receiver of the data transmission system checks bit positions related to a received data stream and decides the number of bits respectively coinciding with a prescribed bit pattern at the bit positions.
    データ伝送システムの受信機において、受信したデータ・ストリームに関連するビット位置をチェックして、それらのビット位置においてそれぞれ所定のビット・パターンに一致するビット数を判定することを含む。 - 特許庁
  • An EOR circuit which makes exclusive OR of a leading bit and a final bit feed back to the leading bit, is provided in the LFSR and thereby the LFSR can output a test pattern having maximum cycle 15.
    また、先頭ビットと最終ビットとの排他的論理和を先頭ビットに帰還させるＥＯＲ回路が設けられており、これにより、最大周期を１５としたテストパターンを出力することができる。 - 特許庁
  • Bit sequences before and after the postscript pattern of 3T-2T-3T are formed so that whole the bit sequence after modulation follows a rule of variable length modulation even when the part of the postscript pattern is replaced with a pattern constituted of all pits (recessed parts).
    ３Ｔ−２Ｔ−３Ｔの追記パタンの前後の変調後ビット列は、当該追記パタンの部分が、全てピット（凹部）で構成されたパタンに置き換わったときにも、変調後ビット列の全体が可変長変調の規則に従うように生成されている。 - 特許庁
  • The test pattern generating circuit controls the alignment transition in the optional pattern for temporarily stopping based on existence, position, and value of the care bit in the k bit specified by the data and the periodicity of the optional pattern with respect to the PRPG 2.
    テストパターン発生回路は、ＰＲＰＧ２に対し、データにより特定されるｋビット内におけるケアビットの有無、位置および値と、任意パターンの周期性とに基づいて、任意パターンにおける配列遷移を一時的に停止可能に制御する。 - 特許庁
  • To provide a comparative pattern verifying device capable of shortening a time required for comparatively verifying a pattern while using the bit map of gray level.
    グレイレベルのビットマップを用いたパターンの比較検証に要する時間を短縮することが可能なパターン比較検証装置を提供すること。 - 特許庁
  • Also, bit information to be embedded is constituted as a basic pattern prepared by a concentration pattern method, and this is repeatedly embedded in the image data.
    また、ここに埋め込むビット情報を、濃度パターン法などで作成した基本パターンとして構成し、これを繰り返し画像データに埋め込む。 - 特許庁
  • In a pattern generating means 2, bit patterns P to be embedded in the image data S0 are generated and inputted to a pattern embedding converting means 3.
    パターン発生手段２において画像データＳ０に埋め込むビットパターンＰを発生させ、これらをパターン埋込変換手段３に入力する。 - 特許庁
  • A logical operation part 200 executes a logical operation based on one pattern taken from a preset pattern storage part 10 and a quasi-random pattern generated by and output from a quasi-random pattern generation part 100, and outputs an n-bit-wide variation pattern.
    論理演算部２００は、プリセットパターン記憶部１０から取り出した一つのパターンと準ランダムパターン生成部１００から生成出力された準ランダムパターンとに基づいて論理演算を行って、ｎビット長のバリエーションパターンを出力する。 - 特許庁
  • The bit test pattern vector and the sample vector of the bits vary when compared several times.
    ビット・テスト・パターン・ベクトルおよびビットのサンプル・ベクトルは両方とも何回かの各比較に対して変化する。 - 特許庁
  • Then, an alignment pattern is formed by taking the logical OR of respective bit representation patterns (S708).
    そして、それぞれのビット表現パターンの論理和を取ることで位置合わせパターンを作成する（Ｓ７０８）。 - 特許庁
  • A prescribed bit pattern is determined according to the known position of a magnetic storage medium 50.
    この方法においては、磁気記憶媒体５０の既知位置に対応する所定ビットパターンが定められる。 - 特許庁
  • Based on the number of multi-level bits, conversion is performed in order in units of pixels while using bit information of a conversion pattern.
    多値のビット数に基づき、変換パターンのビット情報を用いて画素単位で順に変換する。 - 特許庁
  • For instance, when the data are recorded on CD, a bit pattern of connection bits is determined on the basis of sub-data.
    例えばＣＤへの記録に際しては、副データに基づいて結合ビットのビットパターンを決定する。 - 特許庁
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