「Cache」を含む例文一覧(5775)
＜前へ 1 2 .... 88 89 90 91 92 93 94 95 96 .... 115 116 次へ＞- The once established power supply Vcc is subjected to self-maintaining during operation in which information recorded only in the cache memory of the part 28 is entirely recorded on an MO disk in a nonvolatile manner.
そして、一旦確立した電源Ｖｃｃは、ＭＯドライブ部２８のキャッシュメモリにのみ記録された情報が総てＭＯディスクに不揮発的に記録される作動中は自己保持される。 - 特許庁 - This hybrid storage device is provided with two storage regions such as a disk and a non-volatile solid memory, which are respectively provided with a disk cache region CA, a system region SA and a user region UA.
ハイブリッド記憶装置は、ディスク及び不揮発性固体メモリの２つの記憶領域を有し、いずれもディスクキャッシュ領域ＣＡ、システム領域ＳＡ、ユーザ領域ＵＡを有する。 - 特許庁 - Also, a power source managing part 400 in the HDD controller 100 always turns on the power source of the HDD for cache, and turns on the power source of the HDD for preservation only at the time of performing access to the HDD.
また、HDDコントローラ100内の電源管理部400は、上記キャッシュ用HDDの電源を常時オンにするとともに、上記保存用HDDの電源を当該HDDにアクセスする間だけオンにする。 - 特許庁 - Whether to cache image-processed image data or not is determined based on the time required for the image processing, and image data determined to be cached is cached.
本発明は、画像処理を行った画像データをキャッシュするかどうかを当該画像処理にかかった時間に基づいて判断し、キャッシュすると判断された画像データをキャッシュしておく。 - 特許庁 - A computer node 111 has a storage part 117 capable of storing a plurality of files, and stores a part (entry) of cache priority determination tables 106 and 126 of another computer nodes 101 and 121.
計算機ノード１１１は、複数のファイルを記憶可能な記憶部１１７と、他の計算機ノード１０１、１２１のキャッシュ優先度判定テーブル１０６、１２６の一部（エントリ）を格納している。 - 特許庁 - Then, final image data to be printed is created by combining information on the odd number of copies, even number of copies and the dividing paper from the information stored in the cache in order of printing.
そして、キャッシュに保存されている情報と印刷データから印刷順に、奇数部・偶数部・合い紙の情報を組み合わせ、最終的に印刷する画像データを作成する。 - 特許庁 - To provide a storage device for transferring data to a host without causing any delay and a method for transferring the data of the storage device when a large amount of data requested from the host are cache-missed data.
ホストから要求された大容量のデータがキャッシュ・ミスのデータである場合において、ホストへ遅延無くデータ転送を行う記憶装置、記憶装置のデータ転送方法を提供する。 - 特許庁 - Thereby, data in a cache memory can be accessed randomly and freely, while access for the cross point type memory is performed only in miss-hit, the number of times of rewriting of data can be reduced.
これによりキャッシュメモリ内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型メモリへのアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。 - 特許庁 - Whether or not a target file is a second cache use target size or less is determind in a step (1), and when it is not less than the target size (NO), the target file is moved to removable media 7 in a step (2).
ステップ〔１〕で、対象ファイルがセカンドキャッシュ使用対象サイズ以下であるか判断され、対象サイズ以下でない場合（ＮＯ）には、ステップ〔２〕で対象ファイルをリムーバブルメディア７に移動する。 - 特許庁 - To provide a method for realizing read cache control using the space of a buffer memory divided into segments so as to be managed by exclusive hardware.
本発明の目的は、セグメントで分割管理したバッファメモリの空間を用いたリードキャッシュ制御を専用のハードウェアによって実現することを可能にする手段を提供する事である。 - 特許庁 - An I/O processor transfers the access to the data stored in the storage device to a cache memory and transfers the command to back up the data stored in the storage device to a shared memory.
Ｉ／Ｏプロセッサは、記憶装置に格納されたデータへのアクセスをキャシュメモリに転送するとともに、記憶装置に格納されたデータのバックアップの指示を共有メモリに転送する。 - 特許庁 - After the shutter button 20 is fully pressed, image data of still pictures in large data sizes are DMA-transferred from the signal processing circuit 36 to the SDRAM 54, and the CPU 42 invalidates the instruction cache 42A to read and run the program from the SDRAM 54 at all the time.
シャッタボタン２０が全押しされた後は、データサイズが大きい静止画像の画像データが信号処理回路３６からＳＤＲＡＭ５４へＤＭＡ転送される。 - 特許庁 - If a determination is made that there is a cache error in the control unit 2, the counter 1 counts by switching the first value (m) of change to a second value (n) of change that is different from the first value (n) of change.
制御部２がキャッシュミスであると判定した場合に、カウンタ１は、第１の変化値ｍを第１の変化値ｍと異なる第２の変化値ｎに切り替えてカウントする。 - 特許庁 - To solve the problem with a microprocessor with a cache memory that makes branch predictions wherein the mounting of a high-capacity branch target buffer for a processor of a multistaged pipeline structure to efficiently execute branch instructions will result in an increase in a circuit scale.
多段化したパイプライン構造のプロセッサが分岐命令を効率良く実行するために大容量の分岐ターゲットバッファを実装すると、回路規模が増大してしまう。 - 特許庁 - To make design efficient by designing an instruction queue clearing means of only one kind independently of the existence of an instruction cache memory as to an information processor provided with an instruction queue.
命令キューを備える情報処理装置に関し、命令キャッシュメモリの有無に関係なく、１種類の命令キュークリア手段を設計すれば足りるようにし、設計の効率化を図る。 - 特許庁 - An LA holding means 320 in a host information holding means 240 acquires and holds the LA when the data are transmitted and received between the host input/output means 208 and cache 240.
ホスト情報保持手段３６０の中のＬＡ保持手段３２０は、ホスト入出力手段２０８とキャッシュ２４０の間でデータが送受信される際にＬＡを獲得・保持する。 - 特許庁 - A method of storing data transferred from an I/O device, a network, or a disk into a portion of the cache or other fast memory, without also writing it to the main memory is provided.
本発明は、Ｉ／Ｏ装置、ネットワーク、又はディスクから転送されたデータを、メイン・メモリにも書き込むことなく、キャッシュの一部又は他の高速メモリに記憶する方法を提供する。 - 特許庁 - To reduce unnecessary data transfer in quick response to the performance status of a processor, and to improve the use efficiency of a cache, and to reduce power consumption.
プロセッサの実行状態に即応して不要なデータ転送を削減し、キャッシュの使用効率を向上させ、消費電力を低減するメモリシステムおよびメモリアクセス制御方法を提供する。 - 特許庁 - To provide a page buffer wherein verification and reading of a program can be performed by a wired-OR system and which has a cache function, to provide a nonvolatile semiconductor memory device comprising the same and to provide its driving method.
ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供する。 - 特許庁 - To provide a semiconductor device that can increase cycle time under the restriction of chip size where an MPU(micro processing unit) and a DRAM as a secondary cache memory are mounted on the same chip.
チップサイズの大きさという制約の下で、サイクル時間の高速化を実現し易い、同一チップ上にＭＰＵと２次キャッシュメモリとしてのＤＲＡＭが搭載された半導体装置を提供する。 - 特許庁 - The client receiving section 112 acquires cached data and transmits it to a client 130 when the data requested from the client 130 is cached in the cache section 113.
クライアント受付部１１２は、クライアント１３０から要求されたデータがキャッシュ部１１３にキャッシュされている場合は当該キャッシュされているデータを取得してクライアント１３０へ送信する。 - 特許庁 - A core instruction cache consisting of a core instruction address array 2 and a core instruction array 3 stores a core instruction address for performing patch to a core instruction and the core instruction address of a patch destination.
コア命令アドレスアレイ２とコア命令アレイ３で構成されるコア命令キャッシュには、コア命令に対してパッチを行うためのコア命令アドレスとパッチ先のコア命令アドレスが保持される。 - 特許庁 - To realize the effective use of a band having a full duplex path at a low cost in the case of using the full duplex path for connection between a switch part and a cache memory part in a switch connection type disk array.
スイッチ接続型ディスクアレイにおいて、スイッチ部とキャッシュメモリ部との接続に全二重パスを使用した場合に、全二重パスの持つ帯域の有効利用を低コストで実現すること。 - 特許庁 - Storage processors 117, 118 manage disk caches 119, 120 so that an area to be used for normal IO processing is managed by a disk cache management table 126 and a log area is managed by an export segment management table 128.
ストレージプロセッサ117，118は，ディスクキャッシュ119，120において，通常IOの処理に使用する領域をディスクキャッシュ管理テーブル126で管理し，ログ用領域をエクスポートセグメント管理テーブル128で管理する。 - 特許庁 - The memory 11 comprises a volatile semiconductor memory, or the like, and stores data, a program, and the like, and has a temporary storage buffer in the hard disk drive 12 or a cache memory function.
メモリ１１は、揮発性の半導体メモリなどからなり、データやプログラムなどを記憶するとともに、ハードディスクドライブ１２における一時記憶バッファ、もしくはキャッシュメモリ機能を有する。 - 特許庁 - To provide a data transfer apparatus which compresses target data based on reference data to transfer it and can more effectively manage reference data cache.
参照データをもとに対象データを圧縮して転送するデータ転送装置において、参照データ・キャッシュのより効果的な管理を可能にするデータ転送装置を提供すること。 - 特許庁 - To provide a disk array device with a cache memory capable of realizing high performance and high reliability by making data resorable unless two abnormality occurrence addresses occur in the same block address.
同一のブロックアドレスに異常発生アドレスが２個発生しない限りデータ修復を可能とし、高性能及び高信頼性を実現可能なキャッシュメモリ付きディスクアレイ装置を提供する。 - 特許庁 - In response to the resource information request, resource information contents related to the relevant information request are searched from the cache memory and downlinked to a user terminal 102 of a request source by the processor.
プロセッサは、リソース情報要求に応答して、当該情報要求に関連するリソース情報内容をキャッシュメモリから検索し、要求元のユーザ端末１０２へダウンリンクする。 - 特許庁 - To reduce mirroring processing in data writing to a cache memory to enable a high-speed operation in a storage control device for controlling a physical disk group according to a host access by a pair of controllers.
一対のコントローラにより、ホストアクセスに応じて物理デイスク群を制御するストレージ制御装置において、キャッシュメモリへのデータライト時のミラーリング処理を軽減し、高速動作を可能とする。 - 特許庁 - An operator 34 reads out pixel data from respective registers and processes the pixel data in accordance with program codes and writes back a processing result to respective registers through a cache 38 or writes it in a memory.
オペレータ３４は、各レジスタからピクセルデータを読み出し、プログラムコードにしたがって処理し、処理結果をキャッシュ３８を介して各レジスタに書き戻したり、メモリに書き込んだりする。 - 特許庁 - The data base managing part 31 acquires data from a data cache 33 while referring to an object reference 34 and when there is no data, data are acquired from a data base 32 and transferred to the Web server 20.
データベース管理部３１は、オブジェクトリファレンス３４を参照して、データキャッシュ３３からデータを取得し、データがなければデータベース３２からデータを取得して、Ｗｅｂサーバ２０に転送する。 - 特許庁 - The host computer system 100 acquires file attributes information of the file which is recorded in a cache folder 173 and has been already transferred from the portable information terminal device 200.
ホストコンピュータ装置１００は、キャッシュフォルダ１７３に記録されている当該携帯情報端末装置２００から既に転送されているファイルについてファイル属性情報を取得する。 - 特許庁 - To reduce the number of communication times between processes, to speed up the client application and to reduce the load of a server application by using cache information on a proxy side in a client application.
クライアントアプリケーションにおけるプロキシ側のキャッシュ情報を利用することにより、プロセス間通信の回数を減らしてクライアントアプリケーションの速度向上、サーバアプリケーションの負荷軽減を図る。 - 特許庁 - A CPU 11 downloads the power down mode program 33 from the RAM 31 to the cache memory 12 to operate the small-volume closed program in a switch from a normal mode to the power down mode.
ＣＰＵ１１は、ノーマルモードからパワーダウンモードに切換える際に、ＲＡＭ３１からパワーダウンモードプログラム３３を、キャッシュメモリ１２にダウンロードし、小容量で閉じたプログラムを実行する。 - 特許庁 - Thus, because the picture preventing power off is displayed when writing the data through the write cache memory 34, the power is not turned off when writing the data.
このように、ライトキャッシュメモリ３４を介してデータの書き込みを行う際に電源をオフしないような表示がなされるので、データの書き込みの際に電源がオフされることがなくなる。 - 特許庁 - Address data are issued so as to specify a region of the plurality of read units respectively in a horizontal direction and a vertical direction, and reference image data are stored in the cache memory.
本発明は、水平方向及び垂直方向がそれぞれ複数の読み出し単位である領域を特定するようにアドレスデータを発行して、参照画像データをキャッシュメモリに格納する。 - 特許庁 - The cache server reads the previous management information from the storage part if no response to the request is obtained and calculates reliability of the read management information according to the predetermined rule.
キャッシュサーバは、次回、要求に対する応答が無い場合、前回の管理情報を記憶部から読み出し、読み出した管理情報の信頼度を、予め定められた規則に従い算出する。 - 特許庁 - A response speed is accelerated by updating the word DB of the image forming device with the new words in the external server and by providing a cache for holding the generated HTML page.
また、外部サーバの新規な用語で画像形成装置の用語ＤＢを更新することと、生成したＨＴＭＬページを保持するキャッシュを設けたことにより応答速度を速めた。 - 特許庁 - When data to be read is being read from a processor, a cache memory control device 1 detects whether or not the data expected to be read subsequently is cached.
キャッシュメモリ制御装置１は、読み出し対象であるデータがプロセッサから読み出されている際に、引き続いて読み出されると予想されるデータがキャッシュされているか否かを検出する。 - 特許庁 - To safely disconnect a faulty processor from a system by executing cache sweeping in handling a failure of a microprocessor from a sound processor in which no fault occurs.
マイクロプロセッサの障害処理におけるキャッシュ掃き出し処理を、障害が発生していない健全なプロセッサから実行して、障害が発生したプロセッサをシステムから安全に切り離す。 - 特許庁 - An address converting circuit 21 converts a data part address into a control information part address for access to a data storage region and a control information part storage region in a cache memory.
アドレス変換回路２１は、キャッシュメモリ内のデータ部格納領域及び制御情報部格納領域へのアクセスのために、データ部アドレスを制御情報部アドレスに変換する。 - 特許庁 - In addition to a multi-frame memory (external memory) FrmMem for storing reference pixel data of a plurality of reference pictures, a cache memory CacheMem for storing the reference pictures is provided.
複数枚の参照ピクチャの参照画素データを記憶するマルチフレームメモリ（外部メモリ）ＦｒｍＭｅｍに加えて、参照ピクチャを格納するためのキャッシュメモリＣａｃｈｅＭｅｍが備えられる。 - 特許庁 - A control circuit 7 performs calculation of data hold in the first data cache using the first and the second data caches to generate data to be written into a selected memory cell at the time of read operation.
制御回路７は、読み出し動作時に、第１、第２のデータキャッシュを用いて第１のデータキャッシュに保持されたデータを演算して選択されたメモリセルに書き込むデータを生成する。 - 特許庁 - When the information processor executes the vector store instruction, the cache address generation part generates a group of addresses which are the addresses of the areas to be accessed by the vector store instruction and include the same tag.
キャッシュアドレス生成部は、情報処理装置がベクトルストア命令を実行するときに、ベクトルストア命令がアクセスする領域のアドレスであり、且つ、同一のタグを含むアドレス群を生成する。 - 特許庁 - In the data processor constituted to transfer a data file by using the internal memory as the cache, the internal memory can be controlled by a direct mapping system.
内部メモリをキャッシュとして使用してデータファイルを転送するように構成されたデータ処理装置において、前記内部メモリをダイレクトマッピング方式で制御することを特徴とするもの。 - 特許庁 - Among the multiplexer groups having n stages, a multiplexer group in an mth stage, where the mth bit from the least significant bit in the cache index is used as a control signal, has 2^m-1 multiplex circuits.
ｎ段のマルチプレクサ群のうち、キャッシュインデックスのうち最下位からｍビット目を制御信号として用いるｍ段目のマルチプレクサ群は、２の（ｍ−１）乗個のマルチプレクス回路を有する。 - 特許庁 - When a front end server 30 accepts a browsing request for a Web page, the front end server 30 acquires unit component data with a plurality of component data set as one unit from a cache server 20.
フロントエンドサーバ３０がＷｅｂページの閲覧要求を受け付けた場合に、フロントエンドサーバ３０は、キャッシュサーバ２０から複数の部品データを一単位とする単位部品データを取得する。 - 特許庁 - An instruction associated with a prescribed CPU out of instructions processed in the CPUs is executed in the space 52 not taking the cache coherency associated with the prescribed CPU.
ＣＰＵにおいて処理される命令のうち所定のＣＰＵと関連づけられた命令は、当該所定のＣＰＵと関連づけられたキャッシュコヒーレンシを取らない空間５２において実行される。 - 特許庁 - The microprocessor 100 includes: a main memory 110 provided with an evacuation area 112 storing a value of a register a; a cache memory 120; and a flag 180 having first and second status.
マイクロプロセッサ１００は、レジスタａの値を保存する退避領域１１２が設けられたメインメモリ１１０と、キャッシュメモリ１２０と、第１と第２のステータスを有するフラグ１８０を有する。 - 特許庁 - To solve the problem due to the fact that a reproduced program scene to be displayed on the screen is easily confused with a program scene in the middle of broadcasting when time shift reproduction or cache reproduction is performed in a PVR.
ＰＶＲにおいてタイムシフト再生またはキャッシュ再生を行うと、画面上に表示される再生された番組のシーンを放送中の番組のシーンであると錯覚し易い。 - 特許庁
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