「Cache」を含む例文一覧(5775)
＜前へ 1 2 .... 93 94 95 96 97 98 99 100 101 .... 115 116 次へ＞- To switch the number of segments at high speed in accordance with the amount of continuous data transfer of an external device, as regards a medium storage device for switching the number of segments of a cache memory in accordance with the amount of transfer from the external device.
外部デバイスからの転送量に応じてキャッシュメモリのセグメント数を切り替える媒体記憶装置に関し、外部デバイスの連続データ転送量に応じて、高速にセグメント数を切り替える。 - 特許庁 - A physical process ID (PPID) is stored for each cache block 102 of each set 103, and the number of MAX WAY 105 with respect to each PPID value is stored for each of index values #1 to #n.
各セット１０３のキャッシュブロック１０２毎に物理プロセスＩＤ（ＰＰＩＤ）が記憶されるとともに、＃１から＃ｎの各インデックス値毎に、各ＰＰＩＤ値に対するＭＡＸ ＷＡＹ数１０５が記憶される。 - 特許庁 - A prefetch instruction defined by an instruction code for designating the fields of a target, count, cache level, flash, and trace is inserted into a location in a program preceded by an instruction to be prefetched.
ターゲット、カウント、キャッシュレベル、フラッシュおよびトレースのフィールドを指定する命令コードによって定義されるプリフェッチ命令は、プリフェッチされる命令に先行するプログラム中のロケーションに挿入される。 - 特許庁 - When a read request is issued to a mater area 30, and if there is read requested data in a cache area of the server machine 10 (#A), a filter driver 21 (#A) reads the data therefrom, and if it is in the other area, reads the data from the master area 30.
フィルタドライバ２１（＃Ａ）は、マスター領域３０への読取要求がなされると、読取要求データがサーバマシンのキャッシュ領域にあればここから読み取り、他にもあればマスター領域から読み取る。 - 特許庁 - The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.
本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁 - To provide a cache renewing system which greatly decrease the com munication quantity between a Web server and a Web proxy server and greatly shortens the response time to a data request from a Web client.
ＷｅｂサーバとＷｅｂプロキシサーバとの間の通信量を大幅に削減し、かつ、Ｗｅｂクライアントからのデータ要求に対する応答時間を飛躍的に短縮することを可能とするキャッシュ更新システムを提供する。 - 特許庁 - At this time, the processing time until completion of processing of the data volume N of image data by pipeline after writing the data volume V of image data to the cache memory is counted for every increased data volume N.
この際、キャッシュメモリにデータ量Ｎの画像データが書き込まれてからパイプラインによる該データ量Ｎの画像データの加工が終了するまでの処理時間を、増加したデータ量Ｎ毎に計時する。 - 特許庁 - To provide a miniature and small power SRAM cell for use in an SRAM device, and a 64 Mbit or 128 Mbit ultra-small power SRAM and high density cache SRAM for a portable telephone.
ＳＲＡＭデバイスに用いる小型で低電力のＳＲＡＭセル、更には携帯電話用の６４メガビット又は１２８メガビット超低電力ＳＲＡＭ、及び高密度キャッシュＳＲＡＭを提供する。 - 特許庁 - A master unit 2 and a slave unit 3 compare an address registered in the cache and the flash address by flash address arrays 24, 34, and transmits the matched address to an address array 25 when the addresses are matched.
マスタユニット２及びスレーブユニット３はフラッシュアドレスアレイ２４，３４でキャッシュに登録されているアドレスとフラッシュアドレスとの比較を行い、アドレスが一致していた場合に一致アドレスをアドレスアレイ２５へ送出する。 - 特許庁 - The system includes a streaming data cache memory 30, a bus 12, and an interface circuit 20 coupled to the bus 12 and to an external source of information, for example, a high-speed communication link.
このシステムは、ストリーミングデータキャッシュメモリ３０と、バス１２と、バス１２に結合されたプロセッサと、バス１２および情報外部ソース、例えば高速通信リンクに結合されたインタフェース回路２０とを備えている。 - 特許庁 - When an uncorrectable abnormality is detected in entry information in the directory 110, the entry information is invalidated and alternative entry information is created in the directory cache 112 as an alternative to that entry information.
ディレクトリ１１０のエントリ情報に訂正不可能な異常が検出された場合、そのエントリ情報を無効化し、そのエントリ情報に代わる代替エントリ情報をディレクトリキャッシュ１１２に作成する。 - 特許庁 - Data for deletion is determined from both of whether or not a partial content is the last part of partial contents stored in a cache having the same content name and the last access date of a part of the contents.
同一コンテンツ名を持つキャッシュに保存されている部分コンテンツのうち最も後ろの部分であるか否かと、コンテンツの部分の最終アクセス日時の両者から削除対象データを決定する。 - 特許庁 - When a client acquires a map component, the system determines whether the requested component or the representative point of a cluster (in a plurality of numbers in the hierarchy) in which the component is included, is present in a cache memory.
クライアントが地図部品を取得する場合、要求された部品そのもの、または、その部品が含まれるクラスタ（階層的に複数ある）の代表点がキャッシュメモリに内に存在するか判断する。 - 特許庁 - When write data is received from a host, a cache control section 130 manages the write data for each 512 bytes using a logical disk device, and stores parity of the write data in a parity region 114.
キャッシュ制御部１３０は、ホストからライトデータを受信した場合、論理ディスク装置によって５１２バイトでライトデータを管理するとともに、このライトデータのパリティをパリティ領域１１４に保存する。 - 特許庁 - When data needed by a pixel whose information is held in the retention unit 4 are not stored in the cache unit 2, a data processing unit 5 takes a pixel succeeding to this pixel as the next drawing object.
データ処理部５は、保持部４に情報が保持されているピクセルにより必要とされるデータがキャッシュ部２に格納されていない場合に、当該ピクセルよりも後のピクセルを次の描画対象とする。 - 特許庁 - To enable an information processor to shorten the time required for acquiring equipment information from a printing device even if there is no consistency between cache of the equipment information of the printing device and latest equipment information.
情報処理装置が、印刷装置の機器情報のキャッシュと最新機器情報とに整合性がなくても、印刷装置からの機器情報の取得にかかる時間を短縮できるようにする。 - 特許庁 - In such a case, wiring connecting respective parts is shown as a shared memory path group 150, a path group 151 connecting the channel IF parts, the disk IF parts and the select logical parts and a path group 152 connecting the select logical parts and the cache memory parts.
この時各部を結ぶ配線が、共有メモリパス群150、チャネルＩＦ部およびディスクＩＦ部とセレクト論理部を接続するパス群151、セレクト論理部とキャッシュメモリ部を結ぶパス郡152として示してある。 - 特許庁 - An update device 48 updates the program counter and cache pointer, in response to the extraction of the instruction, so that the location discriminated by the program counter can be established in the program memory without contradiction.
更新装置４８は、命令の取り出しに応答して、プログラムカウンタが識別した位置がプログラムメモリ中で矛盾がないように保持されることが確立されるように、プログラムカウンタとキャッシュポインタを更新する。 - 特許庁 - Then, the data received by the controller 1(131) are added to the cache memory 15, or the data are written in the disk 16 before data to be processed by the controller 2(132) so that the data can be prevented from being lost.
これに応じて、コントローラ１（１３1）が受信したデータをキャッシュメモリ１５に追加するか、又はコントローラ２（１３2）が処理するデータの前にデータをディスク１６へ書き込むので、データが失われることはない。 - 特許庁 - Wether or not transfer data designated by a data reading request and data following the transfer data are stored in a cache region 2 constituted of a plurality of blocks is judged (a step S1).
データ読み込み要求で指定された転送データと当該転送データの後続データとが、複数のブロックで構成されるキャッシュ領域２内に格納されているか否かを判断する（ステップＳ１）。 - 特許庁 - When the notice information storage area of the top job stores "recording of 'not notified to the destination' ", the processing service stores the instruction, state information, and notice information to a cache disk so as to be capable of coping with inquiries coming later.
先頭ジョブの通知情報記憶エリアに、未通知が記憶されている場合には、指示書、状態情報、および通知情報を、キャッシュディスクに記憶して、後にある問合せに対処できるようにする。 - 特許庁 - A computer system is provided with a main storage device, at least one external storage device, and a control means for setting at least one cache region for the external storage device in the main storage device.
コンピュータシステムは、主記憶装置と、少なくとも１つの外部記憶装置と、前記外部記憶装置用の少なくとも１つのキャッシュ領域を前記主記憶装置に設定する制御手段とを備える。 - 特許庁 - Accordingly, an intended page can be determined by use of the information for the number of characters contained in the style information, and the cache of the structured document can be properly performed in displaying the structured document.
したがって、スタイル情報に含まれる文字数に関する情報を用いて目的のページを確定し、構造化文書を表示する際に、構造化文書のキャッシュを適切に行うことが可能となる。 - 特許庁 - When a radio reception signal SYN is given to a CPU 10 from a radio section 30, a sub processing section 13 stores a program to an instruction cache 13 from an external memory 40, where no access to the external memory is conducted.
無線受信信号ＳＹＮが無線部３０よりCPU１０に入力されると、副処理部１３は外部メモリ４０より外部メモリアクセスを行わないプログラムを命令キャッシュ１３に格納する。 - 特許庁 - To sharply shorten a processing time for memory access when a TLB mistake occurs in memory access in an information processor having a cache memory, a TLB and a TSB.
キャッシュメモリ，ＴＬＢ，及びＴＳＢをそなえた情報処理装置において、メモリアクセスの際にＴＬＢミスが発生した場合における当該メモリアクセスの処理時間を大幅に短縮できるようにする。 - 特許庁 - A disk array controller 20 converts write data into an optical signal by a light emitting device 110 after storing the write data in a cache memory and transmits the optical signal to an optical bus 30.
ホスト１０からの書き込み要求に対して、ディスクアレイコントローラ２０は書き込みデータをキャッシュメモリに格納した後、発光装置１１０により光信号に変換し、光バス３０へ送出する。 - 特許庁 - Then a cache increasing/decreasing process unit 26 sets the range of indexes to be invalidated according to the "current size" and the "size after change" and requests an arbiter 24 to invalidate the corresponding indexes.
すると、キャッシュ増減処理ユニット２６は、“現在のサイズ”と“変更後のサイズ”とに応じて、無効化するインデックスの範囲を設定するとともに、アービタ２４に対して、該当するインデックスの無効化を要求する。 - 特許庁 - When a CPU 200 issues a read request to the non-volatile semiconductor memory disk 400, a disk controller 100 can quickly return the read data from the cache memory 120 to the CPU 200.
ＣＰＵ２００が不揮発半導体メモリディスク４００へのリード要求を発行すると、ディスク制御装置１００は、キャッシュメモリ１２０からの読出データをＣＰＵ２００に高速に応答することができる。 - 特許庁 - A storage controlling part 107 stores shared/occupied states of threads in an occupancy flag 111 and occupied thread ID in an ID register 112 for each way of a cache 110 according to designation by software, statistical information of hardware resources, etc.
記憶制御部107 は，ソフトウェアによる指定，ハードウェア資源の統計情報などにより，キャッシュ110 のウェイごとに，スレッドの共有／占有状態を占有フラグ111 に，占有するスレッドIDをIDレジスタ112 に保持する。 - 特許庁 - To provide "an electronic apparatus" which attains efficient use of a cache memory for storing information read out from a hard disk while shortening seek time when reading the information from the hard disk, at start-up.
起動時において、ハードディスクから情報を読み出す際のシーク時間を短縮させつつ、ハードディスクから読み出した情報を記憶するキャッシュメモリの効率的な使用を図った「電子装置」を提供する。 - 特許庁 - To provide a semiconductor integrated circuit capable of improving system performance by suppressing penalty due to reading operation accompanying with refill in a cache memory circuit and writing operation accompanying with write-back or write-through.
キャッシュメモリ回路におけるリフィルに伴う読み込み動作、及び、ライトバック又はライトスルーに伴う書き込み動作によるペナルティーを抑えてシステム性能を向上させた半導体集積回路を提供する。 - 特許庁 - To reduce main storage access latency and to improve system performance when a load instruction processed by instruction processors brings about a data cache error before the request of leading prefetch instruction is completed.
先行するプリフェッチ命令の要求が完了する前に、命令プロセッサが処理したロード命令がデータキャッシュミスを起こした場合に、主記憶アクセスレイテンシを軽減し、システム性能を向上させる。 - 特許庁 - To provide a method for comprehensively and automatically generating a prefetch instruction when a cache state includes three states: "having no data; for loading; and for both loading and storage", and to provide a compiler.
キャッシュの状態が「データがない、ロード向け、ロード及びストア両方向け」の３状態を持つ場合において、プリフェッチ命令を包括的に自動生成する方法及びコンパイラを提供すること。 - 特許庁 - For example, when the peer node holds the cache line referred to in a modified coherence state, the peer node responds to the receipt of the snoop invalidation message and writes back the data to a home node.
一実施例で、ピアノードが参照されるキャッシュラインを変形コヒーレンス状態で保持する場合に、スヌープ無効化メッセージの受信に応答して、ピアノードは、データに関連するホームノードへデータをライトバックする。 - 特許庁 - A cache control part is provided in a reader/writer or the virtual memory module, and data are cached for transaction in a data accumulation part in the IC module, whereby a high-speed transaction can be realized.
キャッシュ制御部をリーダ／ライタ又は仮想メモリ・モジュールに持たせ、ＩＣモジュールにおけるデータ蓄積部にトランザクションのためにデータをキャッシュさせることにより、高速のトランザクションを実現することができる。 - 特許庁 - Remote site downloading of content to a hotspot occurs by way of a cache server, which, when networked the hotspot, processes download, order proxies received from remote content provider servers or content user mobile devices.
ホットスポットへのコンテンツのリモートサイトダウンロードは、ホットスポットがネットワークに接続すると、リモートコンテンツプロバイダサーバ又はコンテンツユーザのモバイル装置から受信したダウンロードオーダープロキシを処理するキャッシュサーバにより実行される。 - 特許庁 - To provide a communication processing system and data processing method which, on data receiver side where errors are corrected in block units, realizes fast error correction processing while maintaining a high cache hit rate.
ブロック単位で誤り訂正が行われるデータの受信側において、キャッシュの高いヒット率を維持して、高速な誤り訂正処理を実現する、通信処理システム及びデータ処理方法を提供する。 - 特許庁 - To provide a microprocessor which can eliminate reading out operation and realize lower-power-consumption when a cache memory is not necessary to be read out such as while coprocessor is in execution.
コプロセッサ実行中のように、キャッシュメモリの読出しが不要な場合に、その際の読出し動作を削減することができ、より低消費電力化を実現することができるマイクロプロセッサを提供する。 - 特許庁 - When the designated address is within the range of the lower limit address and the upper limit address, the address comparison part 135 validates a first path for accessing a shared memory 200 through a cache 121.
指定されたアドレスが、下限アドレス以上であり、且つ上限アドレス以下である場合、アドレス比較部１３５は、キャッシュ１２１を介して共有メモリ２００にアクセスする第１の経路を有効にする。 - 特許庁 - Additionally, the portable device can include a data storage (e.g., cache memory) that retains the user credential and a purging component configured to subsequently erase the user credential in accordance with the user-defined selection.
加えて、携帯装置には、ユーザクレデンシャルを保持するデータストレージ（例えば、キャッシュメモリ）と、ユーザ定義の選択に従ってユーザクレデンシャルを後に消去するように構成されたパージコンポーネントと、を含めることができる。 - 特許庁 - To provide a directory architecture for improving the performance of a memory subsystem by using various directory requests in the various coherent states of lines, in particular, in a cache, in relation to a multi-processor data processing system.
マルチプロセッサ・データ処理システムに関し、特にキャッシュ中のラインの様々なコヒーレンス状態の様々なディレクトリ要求を利用してメモリ・サブシステムの性能を改善したディレクトリ・アーキテクチャを提供する。 - 特許庁 - The ubiquitous gateway 100 repetitively exchanges the object record with other ubiquitous gateways, and when an object query is received, reports the object record from the object cache 130 to a query origin.
ユビキタス・ゲートウェイ１００は、オブジェクト・レコードを他のユビキタス・ゲートウェイと繰り返し交換し、オブジェクトに関するクエリを受信すると、対象となるオブジェクト・レコードをオブジェクト・キャッシュ１３０からクエリ元に報告する。 - 特許庁 - Then the width of the image repeatedly drawn is set at not more than the length of the one record of the cache memory so as to eliminate the need to perform the process of rewriting records upon creation of drawing data.
このとき、繰り返し描画されるイメージの幅がキャッシュメモリの１レコード長以下の幅となるようにすることで、描画データの生成時にレコードの書き換えの処理を行わなくても済む。 - 特許庁 - To improve memory performance of a processor by making a prefetch requirement destination address variable according to a speed of address progress between streams, in the processor performing a prefetch to a cache by hardware.
ハードウェアによりキャッシュへのプリフェッチをおこなうプロセッサにおいて、ストリーム間のアドレス進行のスピードに応じてプリフェッチ要求先アドレスが可変であるようにし、プロセッサのメモリ性能を向上させる。 - 特許庁 - To solve such a problem that when an instruction is directly edited by a memory window or the like of a debugger in a conventional simulator (simulation apparatus), the edited contents may be made different from the contents of a decode cache and a correct instruction cannot be executed.
従来技術のシミュレータ（シミュレーション装置）では、命令がデバッガのメモリウィンドウなどで直接編集された場合、デコード・キャッシュの内容と異なってしまい、正しい命令の実行が行えない。 - 特許庁 - When a command for storing the content which is reproduced or executed is given by an operation of an operation section, the content concerned is read from the cache storage means and written in the content storage means.
操作部の操作により、再生または実行されたコンテンツについて保存を指示するコマンドが与えられたとき、当該コンテンツを前記キャッシュ記憶手段から読み出してコンテンツ保存手段に書き込む。 - 特許庁 - In creating and writing redundant data such as mirror data and parity, an update value or a value before update of data held in the cache memory of each cluster is directly used through the network connecting each cluster.
ミラーデータやパリティなど冗長データの作成および書き出し時には、クラスタ間を接続するネットワークを介して、各クラスタのキャッシュメモリに保持されたデータの更新値や更新前の値を直接用いる。 - 特許庁 - To provide a DAS system for sufficiently protecting the maintainability of cached data and overcoming limits to a known cache coherency solution used in the DAS system.
本発明は、キャッシングされたデータの保全性を十分に保護し、ＤＡＳシステムで使用される既知のキャッシュ・コヒーレンシ解決策の制限を克服する、ＤＡＳシステムを提供することを目的とする。 - 特許庁 - When a write request occurs in the host device 20, a comparison part 22 of the host device 20 compares each piece of block data constituting data wherein write is designated a stored in a cache part 24.
ホスト装置２０で書き込み要求が発生した場合、ホスト装置２０の比較部２２は、書き込みが指定されたデータを構成するブロックデータごとに、キャッシュ部２４に格納されているブロックデータと比較する。 - 特許庁 - The cache address control part executes flush processing of invalidating all at once, the data group of the areas which correspond to the address group respectively and are continuous over a plurality of blocks among the two or more pieces of the data.
キャッシュアドレス制御部は、複数のデータのうちのアドレス群にそれぞれ対応し、且つ、複数のブロックに亘って連続する領域のデータ群を一度に無効化するフラッシュ処理を行う。 - 特許庁
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