「Control Memory」を含む例文一覧(13716)
＜前へ 1 2 .... 102 103 104 105 106 107 108 109 110 .... 274 275 次へ＞- By this resistance control, the PMOS transistor 15m makes output from the memory cell array 16m as voltage and can input it to a sense amplifier circuit 18 so that degradation of threshold voltage difference of the memory cell of the memory cell array 16m due to repetition of rewriting operation is corrected.
この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。 - 特許庁 - This system is memory device connected to a data bus, the memory device is provided with an active terminal circuit terminal-controlling this memory device and a control circuit controlling electrically this active terminal circuit to an active state or an inactive state, in it.
データバスに接続されるメモリデバイスであって、当該メモリデバイス内に、このメモリデバイスを終端制御するアクティブ終端回路と、このアクティブ終端回路を電気的に、アクティブ状態、或いは、インアクティブ状態に制御する制御回路とを備えたメモリデバイスが得られる。 - 特許庁 - The memory driver 2 has a memory control interface 21, a parity data generating circuit 22 for generating parity data for determining the propriety of data transfer, and a parity check circuit 23 for comparing parity data which the circuit has generated with parity data transferred from the memory card 1.
メモリドライバ２は、メモリ制御インタフェース２１の他、データ転送の良否を判定するためのパリティデータを生成するパリティデータ生成回路２２と、これが生成したパリティデータとメモリカード１から転送されたパリティデータとを比較するパリティチェック回路２３とを有する。 - 特許庁 - To provide a non-volatile semiconductor memory device in which an access time to data is shortened and control and constitution of hardware are simple for preventing defective cells caused by many number of times of write/erasure in a memory cell of a nonvolatile semiconductor memory device.
不揮発性半導体記憶装置のメモリセルにおける、多くの書込み/消去回数によって発生する欠陥セルを回避することにおいて、データのアクセス時間を短縮し、制御およびハードウェア構成が簡単である不揮発性半導体記憶装置を提供する。 - 特許庁 - The nonvolatile memory 515 which is used for storing the usage related information is coupled to the CPU 511 with a control signal dedicated to the nonvolatile memory 515 generated by an ASIC 516 so that the accessing the nonvolatile memory 515 is executed in an asynchronous manner.
使用関連情報の格納用として使用する不揮発性メモリ５１５へのアクセスをＣＰＵ５１１とは非同期で可能とするように、不揮発性メモリ５１５をＡＳＩＣ５１６で生成される不揮発性メモリ専用制御信号を通じてＣＰＵ５１１と接続する。 - 特許庁 - The control part controls the output of the image information stored in the second memory according to an output indication and instructs a BIOS setup program to read the parameters out of the first memory and record the image information onto the second memory.
制御部は、出力指示により前記第２のメモリに格納された画像情報の出力を制御し、ＢＩＯＳセットアッププログラムで前記第１のメモリ内のパラメータを読み出し及び前記第２のメモリへの前記画像情報の記録を行うことを指示する。 - 特許庁 - A memory/HDD control part 214 reads image data every time image data, for one page, which are image processed by an image processing part 213 are stored in a page memory 215 and separately transfers and writes the image data in a HDD 218 and an accumulation memory 217 separately.
メモリ／ＨＤＤ制御部２１４は、画像処理部２１３によって画像処理が施された１ページ分の画像データがページメモリ２１５に蓄積される度に、その画像データを読み出し、ＨＤＤ２１８と蓄積メモリ２１７に分けて転送して書き込む。 - 特許庁 - A memory allocation control section 223 alters allocation of the storage area required by a frame memory 213 depending on a specified using color stored in a using color storage section 222 and controls allocation of an area released by alteration to a writing work memory 212.
メモリ割当て制御部２２３は、使用色記憶部２２２に保持された指定の使用色に応じてフレームメモリ２１３が必要とする記憶領域の割当てを変更し、変更により開放される領域を描画用ワークメモリ２１２に割当てる制御を行う。 - 特許庁 - In receiving the data from the RF part 20, in the case that the same data as the received data are present in a buffer memory 23, a control part 22a integrates the two pieces of the data, and in the case that the same data are not present in the buffer memory 23, it stores the received data in the buffer memory 23.
制御部２２ａは、ＲＦ部２０からデータを受信したとき、受信データと同一のデータがバッファメモリ２３に存在する場合、この２つのデータを統合し、同一のデータがバッファメモリ２３に存在しない場合、受信データをバッファメモリ２３に格納する。 - 特許庁 - To easily ensure a focus margin, when forming a floating gate electrode pattern and a control gate electrode pattern in a floating gate type semiconductor memory device, in which an element isolation insulating film of a memory cell transistor is formed every other memory cell only under an erasing gate electrode.
メモリセルトランジスタの素子分離絶縁膜をメモリセル一つおきに、消去ゲート電極の下にのみ形成したフローティングゲート型半導体記憶装置において、フローティングゲート電極やコントロールゲート電極パターン形成時のフォーカスマージンの確保を容易にする。 - 特許庁 - The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.
不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁 - To provide a control method for a semiconductor memory device and a semiconductor memory device in which a period of pre-charge performed after finish of continuous access operation can be shortened without deteriorating restore-voltage for memory cells and delaying a data access time.
メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続アクセス動作の終了後に行なわれるプリチャージ期間を短縮することが可能な半導体記憶装置の制御方法および半導体記憶装置を提供すること - 特許庁 - A control circuit performs erasing operation on a selected cell unit in a selected memory block for discharging electric charge accumulated in a first memory transistor, and is not allowed to perform erasing operation on an unselected cell unit in the selected memory block.
制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。 - 特許庁 - The wait control part 30 changes the wait number at the time of accessing a memory as an access object, compares read data from the memory with an expected value every time of the change of the wait number and decides the wait number in memory access based on the compared result.
ウェイト制御部（３０）は、アクセス対象とされるメモリをアクセスする際のウェイト数を変化させるとともに、このウェイト数の変化毎に上記メモリからのリードデータを期待値と比較し、この比較結果に基づいて上記メモリアクセスにおけるウェイト数を決定する。 - 特許庁 - At fill-in address output part 25 fill-in address for de- randomizing, de-rotation and segment change-over are calculated, based on whose address carrier corresponding to one symbol that was input at memory control part 22 is to be stored at memory 23 or memory 24.
書き込みアドレス算出部２５で、デランダマイズ及びデローテーション及びセグメント並び替え処理を行うための書き込みアドレスが算出され、この書き込みアドレスに基づいて、メモリ制御部２２に入力された１シンボル分のキャリアがメモリ２３又はメモリ２４に格納される。 - 特許庁 - Compared with a case of driving the analog circuit 5, the digital circuit 6, the memory control circuit 7, and the memory circuit 8 by the same power supply, this constitution can actuate the memory circuit by the same high voltage and the other circuits by the lower voltage so as to reduce the power consumption.
アナログ回路５、デジタル回路６、メモリ制御回路７、メモリ回路８を同一の電源で駆動させる場合よりも、メモリ回路は同じ高い電圧で動作させ、その他の回路はより低電圧で動作させることができるため、低消費電力化が可能となる。 - 特許庁 - In order to efficiently use a memory subsystem where both calculation instructions and picture data are stored, a virtual memory control process is used which efficiently pages picture data and computer instructions from a main memory to a large-capacity storage device like a hard disk drive.
計算機命令および画像データの両方を記憶するメモリサブシステムを効率的に利用するため、メインメモリからハードディスクドライブのような大容量記憶装置に画像データや計算機命令を効率的にページングする仮想メモリコントロールプロセスが利用される。 - 特許庁 - The buffer memory control unit 1 stores data from the first device 18 in the first buffer memory region 41, swaps address information corresponding to the first buffer memory region 41 and address information corresponding to the second buffer memory region 42, and transfers data stored in the first buffer memory region 41 to the second device 19 on the basis of the address information corresponding to the first buffer memory region 41 after the swapping.
バッファメモリ制御部１は、第１の機器１８からのデータを第１のバッファメモリ領域４１に格納し、第１のバッファメモリ領域４１に対応するアドレス情報と第２のバッファメモリ領域４２に対応するアドレス情報を入れ替え、当該入れ替えた後の第１のバッファメモリ領域４１に対応するアドレス情報に基づき第１のバッファメモリ領域４１に格納されているデータを第２の機器１９に転送する。 - 特許庁 - This apparatus is provided with the control unit consisting of a CPU 31 provided in a servo board 30, a shaft control cycle parameter setting part 52 provided in a mounter system control unit 50, and a shaft control cycle parameter receiving part 32 provided in the servo board 30 to set control cycles of the servo motors by the control unit, a memory 33, and a driver board interface 34.
サーボボード３０に設けられたＣＰＵ３１からなる制御部と、この制御部によるサーボモータの制御周期を設定するためにマウンタシステム制御部５０に設けられた軸制御周期パラメータ設定部５２及びサーボボード３０に設けられた軸制御周期パラメータ受取部３２と、メモリ３３と、ドライバボードインターフェース３４とを備える。 - 特許庁 - A learning control part (82) provided in a focus feedback control system (50) quickly updates an N-divided memory cell (98) with a sample period shorter than an N-divided time and outputs learnt contents of the memory cell (98) with the shorter sample period.
フォーカスフィードバック制御系（５０）に設けられた学習制御部（８２）が、Ｎ分割したメモリセル（９８）を、Ｎ分割した時間より短いサンプル周期により高速なメモリ更新を行い、この短いサンプル周期で、メモリセル（９８）の学習内容を出力する。 - 特許庁 - To provide a memory controller capable of accurately transmitting even a control signal generating corruption due to influence of a load capacity to a memory device transmitting/receiving data to/from a CPU by controlling transmission timing of a control signal synchronized with a synchronized clock.
ＣＰＵとデータの送受信を行うメモリ装置に対し、同期クロックに同期した制御信号の送信タイミングを制御することで、負荷容量の影響によってなまりの発生した制御信号でも正確に伝達可能なメモリ制御装置を提供する。 - 特許庁 - A command signal and an address are supplied from a bus/memory control circuit 1 through switchers 3-1 to 3-8 and switches 4-1 to 4-8 to NAND flash memories 2-1 to 2-64 whose CE(Chip Enable) is made active according to the instruction of a bus/memory control circuit 1.
バス／メモリ制御回路１の指示により、ＣＥ（Chip Enable）がアクティブとなったＮＡＮＤフラッシュメモリ２−１〜２−６４に、バス／メモリ制御回路１からコマンド信号およびアドレスが切換器３−１〜３−８、およびスイッチ４−１〜４−８を介して供給される。 - 特許庁 - The semiconductor storage device further comprises a column control circuit C which is connected with one end of the bit line of the memory block 2 and drives selectively the bit lines BL, and a row control circuit R which is connected with one end of the word line of the memory block 2 and drives selectively the word lines WL.
メモリブロック２のビット線ＢＬの一端が接続され、ビット線ＢＬを選択駆動するカラム系制御回路Ｃと、メモリブロック２のワード線ＷＬの一端が接続され、ワード線ＷＬを選択駆動するロウ系制御回路Ｒとを備える。 - 特許庁 - The main control board 30 comprises a memory 30M for storing/holding data on the number of winning balls indicating the number of winning balls in each winning hole, and a winning ball number data transmitting means S521 for transmitting the data on the number of winning balls stored in the memory 30M to a winning ball control board 31.
主制御基板３０には、各々の賞球個数を示す賞球個数データを記憶保持するメモリ３０Ｍと、メモリ３０Ｍに記憶された賞球個数データを賞球制御基板３１に送信する賞球個数データ送信手段Ｓ５２１とを備える。 - 特許庁 - A memory address passing detection result is used to control read of the memory, and thereby, not only an interlace relation is corrected but also a centroid position is corrected by a centroid correction circuit to obtain an image having less degradation in image quality in a small circuit scale by easy control.
メモリアドレスの追い越し検出結果を用いて、メモリの読み出しを制御することによりインターレース関係を補正するとともに、重心補正回路により重心位置を補正し、小さい回路規模と簡単な制御で画質劣化の少ない画像を得る。 - 特許庁 - The image forming apparatus to which the interchangeable unit 21 having a non-volatile memory 22 inside is attached is equipped with a control means 12 performing control to update the life data of every part constituting the unit 21, which is stored in the non-volatile memory 22.
内部に不揮発メモリ２２を有する交換可能なユニット２１を装着する画像形成装置において、不揮発メモリ２２内に格納されている、ユニット２１を構成する各部品ごとの寿命データを更新する制御を行う制御手段１２を備えた。 - 特許庁 - The PLL circuit comprises a memory 80 which stores a control voltage for each system channel and a processor 100 which loads the control voltage corresponding to a changed channel from the memory 80 when a system channel is changed and provides it to a VCO.
本発明のＰＬＬ回路は、システムチャンネル別に制御電圧を格納するメモリ８０と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧をメモリ８０からロードしてＶＣＯに提供するプロセッサ１００と、を含んでを構成する。 - 特許庁 - The receiver includes a remote controller pad 2 for inputting data of a user of data broadcast and a remote control light-receiving unit 22, a user memory 23 for storing the inputted data, and a control unit 20 for deleting the personal data of a user stored in the user memory 23 at a predetermined timing.
データ放送に係るユーザのデータを入力するリモコンパッド２及びリモコン受光部２２と、入力されたデータを記憶するユーザメモリ２３と、所定のタイミングでユーザメモリ２３に記憶されたユーザの個人データを消去する制御部２０とを備える。 - 特許庁 - An holdover part is provided a memory 15, a frame counter 11, an up/down counter 12, an up/down control circuit 13, a control part 14, and a decoder circuit 16, thus obtaining this digital DLL device for suppressing the fluctuation of the clock frequency in trouble with the relatively small memory capacity.
ホールドオーバー部は、メモリ１５と、フレームカウンター１１と、アップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、コントロール部１４と、デコーダ回路１６を有し、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧するデジタルＰＬＬ装置が得られる。 - 特許庁 - To provide a low-cost printing controlling device which can realize real-time processing through enhancement of the efficiency of memory accessing by eliminating a memory for spooling, and also enabling DMA accessing of a video control part to be dispersed by time sharing in a control of a high-speed tandem type printing engine.
高速なタンデム型プリントエンジンの制御において、スプール用のメモリを必要とせず、且つ時分割でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供する。 - 特許庁 - The control circuit charges the first wiring connected to a selected memory cell up to a first potential, and then sets the first wiring in a floating state, after that, the control circuit charges the other first wiring adjacent to the first wiring connected to the selected memory cell up to a second potential.
制御回路は、選択されたメモリセルに接続された第１配線を第１の電位まで充電した後フローティング状態とし、その後、選択されたメモリセルに接続された第１配線に隣接する別の第１配線を第２の電位まで充電する。 - 特許庁 - The data control circuit 220 comprises a data migration control function of migrating data via debugging ports of the volatile memories (embedded memory 210b, cache memory 210c) for storing data processed in the electronic circuit 210.
本発明に係るデータ制御回路２２０は、電子回路２１０で処理されるデータを格納する揮発性メモリ（図１８では混載メモリ２１０ｂとキャッシュメモリ２１０ｃ）のデバッグ用ポートを介して、そのデータを退避するデータ退避制御機能を備えて成る構成とされている。 - 特許庁 - The method includes the step of detecting a cell current flowing through the resistive memory cell, the step of setting the control value depending on the detected cell current, and the step of providing information associated with the control value as memory data.
本方法は、上記抵抗メモリセルに流れるセル電流を検出する工程と、検出された当該セル電流に依存して上記制御値を設定する工程と、上記制御値に関連付けられた情報をメモリデータとして供給する工程とを含んでいる。 - 特許庁 - The signal generating circuit 113 generates a write-in mode signal when a control signal is a write-in mode and a HV detecting signal is the main memory cell 101 and when a control signal is write-in standby mode and the HV detecting signal is the spare memory cell 102.
そして、発生回路１１３は、制御信号が書き込みモード且つＨＶ検出信号が本メモリセル１０１の場合と、制御信号が書き込み待機モード且つＨＶ検出信号が予備メモリセル１０２の場合とに書き込みモード信号を発生する。 - 特許庁 - A PXD decoding section 34 acquires address data of a prescribed line from the address storage memory 32 in accordance with the control of a control microcomputer 11, reads pixel data out of the PXD storage memory 33, based on the acquired address data, and decodes the read-out pixel data.
ＰＸＤデコード部３４は、制御マイコン１１の制御に応じて、アドレス格納メモリ３２から、所定のラインのアドレスデータを取得し、取得したアドレスデータに基づいて、ＰＸＤ格納メモリ３３から、ピクセルデータを読み出し、読み出したピクセルデータを復号する。 - 特許庁 - A color palette processing means 6 refers to a modification color palette address S51, a write control signal S4, and a CPU control signal S1 outputted from the CG memory 5 and outputs image write signals S61 for one screen to a display memory 7 one after another.
カラーパレット処理手段６は、ＣＧメモリ５から出力される修飾カラーパレットアドレスＳ５１と書き込み制御信号Ｓ４とＣＰＵ制御信号Ｓ１とを参照し、表示メモリ７に１画面分の画像書き込み信号Ｓ６１を順次出力する。 - 特許庁 - The control device further comprises a selection circuit (S1-S6) for forming signal transmission paths between the card socket and the plurality of controllers, and a CPU (111) capable of performing processing for selectively involving the controller corresponding to each memory card in operation control of the memory card.
さらに上記複数のコントローラとの間の信号伝達経路を形成する選択回路（Ｓ１〜Ｓ６）と、上記メモリカードに対応するコントローラを選択的に上記メモリカードの動作制御に関与させるための処理を実行可能なＣＰＵ（１１１）とを設ける。 - 特許庁 - The control part 24 displays the display elements based on the screen data and accepts the operations to the display elements during replacing the memory card 32, and when the memory card 32 is replaced, the control part 24 displays the display elements including a new character string with reference to new table data.
また、制御部２４は、メモリカード３２を交換する間も、画面データに基づいて、表示要素を表示し、表示要素への操作を受け付けており、メモリカード３２が交換されると、新たなテーブルデータを参照して、新たな文字列を含む表示要素を表示する。 - 特許庁 - When a control part 10 detects that an auto-preset button of an operating part 6 is pressed down, the control part 10 allocates each frequency to a selection button of the operating part 6 on the basis of the frequency data stored in the first preset memory 8 and stores each frequency in a second preset memory 9.
制御部１０は、操作部６のオートプリセットボタンが押されたことを検出すると、第１のプリセットメモリ８に記憶されている周波数データを基に、各周波数を操作部６の選局ボタンに割り付けて第２のプリセットメモリ９に記憶する。 - 特許庁 - The vehicle controller which is equipped with the electrically rewritable nonvolatile memory 3 and has a control parameter, used for vehicle control, stored in the nonvolatile memory 3 is provided with the volume 5 for adjusting a write request value for the parameter from outside.
電気的に書き換え可能な不揮発性メモリ３を備え、車両制御に用いられるパラメータを前記不揮発性メモリ３に記憶させた車両用制御装置において、外部より前記パラメータの書き込み要求値を調整するためのボリューム５を備える。 - 特許庁 - A picture discrimination information output means 3 provides outputs of information denoting complexity in the unit of macro blocks of a still picture with high resolution stored in the frame memory 2 to a quantization width control means 6 and of address information of a macro block to a memory control means 4.
この映像信号をマクロブロック単位で符号化するとき、画像判別情報出力手段３は、フレームメモリ２に格納された高解像度の静止画像に対して、マクロブロック単位で複雑度を示す情報と、マクロブロックのアドレス情報とを出力する。 - 特許庁 - VccInt and relationship thereof of a printed circuit board 20 can be easily designed by providing a regulator (regulator 31 for CPU, regulator 32 for memory control ASIC) for each semiconductor integrated circuit (CPU21, memory control ASIC22) which requires supply of VccIO and VccInt.
VccIOとVccIntの供給を必要とする半導体集積回路（ＣＰＵ２１，メモリ制御ＡＳＩＣ２２）毎にレギュレータ（ＣＰＵ用レギュレータ３１，メモリ制御ＡＳＩＣ用レギュレータ３２）を設けることによって、プリント基板２０のVccInt関連の設計が容易に行えるようにしておく。 - 特許庁 - To provide an elevator control device capable of preventing backup batteries to protect a memory in the control device from being degraded, precluding data erasion form the memory due to failure in the power supply, and resuming the operation easily when the power is recovered, and to provide an elevator using it.
メモリを保護しているバックアップバッテリの劣化を防止すると共に、電源の損失による制御装置のメモリのデータ消去を防止し、電源の復電時に容易に運転を再開することが可能なエレベータ制御装置とそれを用いたエレベータとを提供すること。 - 特許庁 - The voltage control circuit sets word control signal high level voltage supplied to the word decoder, to a first high voltage during an access period of corresponding memory blocks and to a second high voltage lower than the first one during a non-access period of the corresponding memory blocks.
電圧制御回路は、ワードデコーダに供給するワード制御信号用の高レベル電圧を、対応するメモリブロックのアクセス期間に第１高電圧に設定し、対応するメモリブロックの非アクセス期間に第１高電圧より低い第２高電圧に設定する。 - 特許庁 - The microprocessor includes a rate control input for receiving a rate control signal having a first level indicative of the microprocessor frequency being equal to the external memory frequency or a second level indicative of the microprocessor frequency being twice the external memory frequency.
マイクロプロセッサは外部メモリ周波数と等しいマイクロプロセッサ周波数を表わす第１のレベルか、または外部メモリ周波数の２倍であるマイクロプロセッサ周波数を表わす第２のレベルかを有する速度制御信号を受信するための速度制御入力を含む。 - 特許庁 - When startup processing is executed, the control unit 8 checks a certain area of the check target memory 7, and if a preset stop factor occurs after the execution of the startup processing, the control unit 8 checks areas other than the certain area of the check target memory 7.
制御部８は、起動処理が実行されるときに、チェック対象メモリ７の一定領域をチェックし、起動処理が実行された後に予め設定された停止要因が発生した場合に、チェック対象メモリ７の一定領域以外の領域をチェックする。 - 特許庁 - A clock 17 and a memory 18 are connected to an address bus 15 and a data bus 16 between the A/D converter 13 and the control unit 14, and output values from the impact sensor 11 and the temperature sensor 12 are output to the control unit 14, and recorded in a memory 18.
Ａ／Ｄ変換器１３と制御部１４間のアドレスバス１５、データバス１６には、時計１７、メモリ１８が接続され、衝撃センサー１１及び温度センサー１２からの出力値が制御部１４に出力されると共に、メモリ１８に記録される。 - 特許庁 - When a processor is operated in a non-secure mode, a memory management unit executes a prescribed access control function for a memory access request by referring to access control information guided from a descriptor in an internal storage unit retrieved from a non-secure table.
プロセッサが非安全モードで作動しているときは、メモリ管理ユニットは非安全テーブルから検索された内部記憶ユニット内のデスクリプタから誘導されたアクセス制御情報を参照して、メモリアクセスリクエストのための所定のアクセス制御機能を実行するようになっている。 - 特許庁 - Under control of the mode control unit 107 the information processor can be set in a process mode in which it processes normal animations or a memory mode in which all built-in memories are logically coupled together to function as one memory directly accessible from the outside via the interface unit 106.
モード制御ユニット１０７の制御により、通常の動画像を処理する「処理モード」と、すべての内蔵メモリが、論理的に結合され、インタフェースユニット１０６を介して、外部から直接アクセス可能な一つのメモリとして機能する「メモリモード」に設定できる。 - 特許庁 - This control controller has a 1st user program memory 11 storing a ladder control program and a 2nd user program memory 12 storing a Java program, and programs stored in the respective memories 11 and 12 are executed by a ladder program managing part 13 and a Java program managing part 14.
ラダー制御プログラムを格納した第１ユーザプログラムメモリ１１とＪａｖａプログラムを格納した第２ユーザプログラムメモリ１２を有し、各メモリ１１，１２に格納されたプログラムは、ラダープログラム管理部１３，Ｊａｖａプログラム管理部１４により実行される。 - 特許庁
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