「Control Memory」を含む例文一覧(13716)
＜前へ 1 2 .... 101 102 103 104 105 106 107 108 109 .... 274 275 次へ＞- A memory control section 180 generates image data to be in use in place of the image data discriminated unusable by the usability discrimination section 130 and replaces the image data stored in a memory 170 with the generated image data.
メモリ制御部１８０は使用可否判定部１３０によって使用しないと判定された画像データの代わりに使用すべき画像データを生成して、メモリ１７０に保持された画像データを差し替える。 - 特許庁 - When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.
又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁 - To provide a nonvolatile semiconductor memory transistor having a structure using an island-shaped semiconductor and a nonvolatile semiconductor memory manufacturing method which can increase capacitance between a floating gate and a control gate.
浮遊ゲートと制御ゲート間の容量を大きくすることができる、島状半導体を用いた構造を持つ不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法を提供する。 - 特許庁 - To provide a semiconductor device mounted with volatile memory which attains further power saving even if a semiconductor process has made a progress in miniaturization, and which performs automatic power control of the memory.
半導体プロセスの微細化が進んだ場合であってもさらに省電力化を図ることができ、その電力制御を自動で行うことができる揮発性メモリを搭載する半導体装置を提供する。 - 特許庁 - When the power save signal is at the H-level, the power control regulator 2 controls power voltage supplied to the memory 1 so as to obtain operating voltage capable of data writing and reading and outputs it to the memory 1.
電源制御用レギュレータ２は、パワーセーブ信号がＨレベルであるとき、メモリ１に供給する電源電圧をデータの書込みおよび読出しが可能な動作電圧に制御してメモリ１へ出力する。 - 特許庁 - A holding circuit holds a control signal switching full self-refresh (FSR) performing the whole cell fresh of a memory cell array or partial array self refresh (PASR) performing the partial refresh of the memory cell array.
保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。 - 特許庁 - A DMAC 52 reads chained discriptors stored in a memory 53 in order, and performs DMA transfer of transfer data stored in the memory 53 based on transfer control information of read discriptors.
ＤＭＡＣ５２は，メモリ５３に格納されたチェイン状のディスクリプタを順次読み出し，読み出したディスクリプタの転送制御情報に基づきメモリ５３に格納された転送データをＤＭＡ転送する。 - 特許庁 - The memory image storage control part 300 compresses the memory image while switching a CPU compression part 322 and the print image compression part 326 in reference to the compression method table and stores it in an HDD 54.
メモリイメージ保存制御部３００ は、圧縮方法テーブルを参照し、ＣＰＵ圧縮部３２２ と印刷イメージ圧縮部３２６ とを切り替えながら、メモリイメージを圧縮してＨＤＤ５４に保存する。 - 特許庁 - A main control part 1 is equipped with a memory 2 which stores the drink data by articles to be vended and the drink data are set in the memory 2 through an input device 4 having a data display unit 5 and a keyboard 6.
販売する商品毎の飲料データを記憶するメモリ２を主制御部１に具え、データ表示器５とキーボード６とを有する入力装置４により、メモリ２へ飲料データを設定する。 - 特許庁 - The nonvolatile semiconductor memory device is provided with a gate insulating layer 5, a control gate (CG) layer 6, a first silicide layer 9, a potential accumulating layer 7, a memory gate (MG) layer 8, and a second silicide layer 10.
ゲート絶縁層５、コントロールゲート（ＣＧ）層６、第１シリサイド層９、電荷蓄積層７、メモリゲート（ＭＧ）層８及び第２シリサイド層１０を具備する不揮発性半導体記憶装置を用いる。 - 特許庁 - The electronic control device is provided with a rewritable first nonvolatile memory for storing computer program and a rewritable second nonvolatile memory for storing data which is used by the program.
電子制御装置は、コンピュータ・プログラムを格納するための書換可能な第１の不揮発性メモリ、および前記プログラムが使用するデータを格納するための書換可能な第２の不揮発性メモリを備える。 - 特許庁 - To cause an integrated-memory graphics display device to control the display access of a graphics processor in a manner that matches the cache mode of a CPU, thereby improving the efficiency of accessing graphics memory, and enhancing animation picture quality.
メモリ統合型のグラフィックス表示装置において、ＣＰＵのキャッシュモードに適応してグラフィックスプロセッサの表示アクセスを制御し、グラフィックスメモリのアクセス効率を改善し、動画の画質を向上させる。 - 特許庁 - For example, the recording medium control part 13 checks for no record or not with respect to the plurality of memories based on the management information, and selects a memory determined to have no record as the memory to be used.
例えば、記録媒体制御部１３は、管理情報に基づいて、複数のメモリに対して未記録か否かを判定し、未記録と判定されたメモリを、前記使用が予定されるメモリとして選択する。 - 特許庁 - To provide a display control method and device that decreases number of times of access to a display memory by writing still image data subjected to change to a memory storing display data only when the still image data of a succeeding frame are subjected to change.
次にフレームの静止画データが変化した場合にだけ、その変化した静止画データを表示用データを記憶しているメモリに書き込むことにより、表示用メモりへのアクセス回数を減らす。 - 特許庁 - To reduce adverse effects on image formation control by the write to a nonvolatile memory of data to be backed up, which are stored in a volatile memory at the time of the image formation of an image formation device.
画像形成装置の画像形成時に、揮発性メモリに記憶されていたバックアップされるべきデータが不揮発性メモリに書き込まれることによる画像形成制御に与える悪影響を削減する。 - 特許庁 - This device comprises a controlling CPU 111a which receives electricity from a main power source circuit 114a when a power source switch 102 is closed, a nonvolatile control memory 112a, and a backup memory 113c.
電源スイッチ１０２が閉路したときに主電源回路１１４ａから給電される制御用ＣＰＵ１１１ａと、不揮発制御用メモリ１１２ａおよびバックアップメモリ１１３ｃとを備えている。 - 特許庁 - The control circuit 3 detects the resudual capacity of the compressed data region 52 of the memory 5 and alters printing resolution power from the head of a job when detects memory insufficiency having no residual capacity to perform drawing processing.
制御回路３は、メモリ５の圧縮データ領域５２の残り容量を検出し、残り容量がないメモリ不足を検出した時に、ジョブの先頭から印刷解像度を変更して、描画処理する。 - 特許庁 - With a switching control device 110 controlled with a MPU 103, a combination of devices of the MPU 103, an input interface 104, a data compression device 105 or the like and a memory group of a memory A111 to a memory E115 is appropriately selected by a procedure.
ＭＰＵ１０３で制御される切り換え制御デバイス１１０によって、ＭＰＵ１０３、入力インターフェース１０４、データ圧縮デバイス１０５等のデバイスとメモリＡ１１１〜メモリＥ１１５のメモリ群との組合せが処理手順によって適宜選択される。 - 特許庁 - In this case, synchronization instruction information can be individually set corresponding to the respective data to the read control memory or the message memory and the address is used as the address of the message memory only in the case that external synchronizing signals are present in the case of reading the data sent out by the respective channels.
ここでリードコントロールメモリ又はメッセージメモリに各データに対応して同期指示情報を個別に設定することを可能とし、各チャネルの送出するデータを読み出す場合に外部同期信号がある場合のみ前記アドレスをメッセージメモリのアドレスとして使用する。 - 特許庁 - The control section 2 collates the password with passwords stored in an encryption number memory 7 and transmits a message denoting the permission of the connection in the reply message memory 8 to the caller telephone set and permits the arrival of its call when the password is coincident with any of the passwords stored in the memory 7.
制御部２は、その暗証番号と暗証番号メモリ７に格納している暗証番号との照合を行い、合致した場合、応答メッセージメモリ８内の接続を許可するメッセージを発呼側の電話機に送信して着信を許可する。 - 特許庁 - The signal processing circuit 51 includes a memory section 54 for temporarily storing the imaging signal and a memory control section 53 for writing/reading the imaging signal to/from the memory section 54, and converts the imaging signal with the discontinuous part into a consecutive image signal.
信号処理回路５１は、撮像信号を一時的に記憶するメモリ部５４と、撮像信号のメモリ部５４への書き込み及び読み出しを行うメモリ制御部５３とを有し、不連続部分を有する撮像信号を連続した画像信号に変換する。 - 特許庁 - The control device (75) controls the storage procedure and the data transfer so that the data already stored for a given period of time in the first memory (71) is overwritten and that the transfer of a content in the first memory (71) to the second memory (73) is performed as reaction to a trigger signal.
制御装置（７５）は、第一メモリ（７１）に保存されて所定の期間第一メモリに保存されたデータが上書きされ、トリガー信号に応じて第一メモリ（７１）の内容が第二メモリ（７３）へ転送されるように、保存処理とデータ転送を制御することができる。 - 特許庁 - In the case of storing transferred image data to a memory 9, feature quantity detection sections 63a, 63b extract the feature quantity of the image of the transferred image data in an image memory access control section 6, which stores the extracted feature quantity, together with the image data to the memory 9.
画像メモリアクセス制御部６は転送された画像データをメモリ９に格納するときに、特徴量検出部６３ａ，６３ｂで転送された画像データの画像の特徴量を抽出し、抽出した特徴量を画像データとともにメモリ９に格納する。 - 特許庁 - By supplying a predetermined current through the selection transistor 1 of a control target, and the element selection line 5 connected to the memory element 2 selected from the memory element group, writing and reading operations in the selected memory element 2 are controlled.
制御対象の選択トランジスタ１を介して、メモリ素子群の中から選択されたメモリ素子２に接続された素子選択線５を経由して所定の電流を供給することにより、選択されたメモリ素子２に対する書込み動作と読出し動作を制御する。 - 特許庁 - A nonvolatile semiconductor memory device (1) comprises: a memory unit (2) for storing data in a nonvolatile storage area (5); and a memory control circuit (3) for generating data retention margin inspection data for inspecting a state of the data stored in the storage area (5).
不揮発性の記憶領域（５）にデータを記憶するメモリ部（２）と、記憶領域（５）に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路（３）とを具備する不揮発性半導体記憶装置（１）を構成する。 - 特許庁 - In a state where the first small memory is mounted on the insertion opening 62, the first small memory card itself restricts the lowering of the exclusive control member 160, and a slope part 162 blocks wrong insertion of the first memory card into the insertion opening 61.
第１の小型メモリカードが挿入口６２に装着されている状態においては、第１の小型メモリカード自身が排他的制御部材１６０の下降を制限し、斜面部１６２が第１のメモリカードの挿入口６１への誤挿入をブロックする。 - 特許庁 - This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.
浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁 - An information signal reproducing circuit includes reading sections 1, 3 and 4 which read input data (d) from a recording medium 2, a first memory section 6 including plural memory regions 6-0 to 6-127, a second memory section 8 storing permission information and recording control sections 5 and 9.
情報信号再生回路は、記録媒体２から入力データｄを読み取る読取部１、３、４と、複数の記憶領域６−０〜６−１２７を含む第１記憶部６と、許可情報を記憶する第２記憶部８と、記録制御部５、９とを具備する。 - 特許庁 - To stabilize memory backup power switching control by avoiding the effects of potential fluctuations at a rise in battery power +B and accessory power ACC, in memory backup power switching for a volatile memory part used in an on-vehicle information device.
車載情報装置に使用する揮発性メモリ部に対するメモリバックアップ電源切替えにおいて、バッテリ電源（＋Ｂ）及びアクセサリ電源（ＡＣＣ）立ち上がり時における電位の上下変動の影響を回避し、安定したメモリバックアップ電源切替制御を可能にする。 - 特許庁 - To provide a memory controller and a memory control method that can reduce charge/discharge currents consumed in a period in which various commands are input into a semiconductor memory device and reduce power supply noise.
半導体記憶装置に各種のコマンドが入力される期間中に消費される充放電電流を減少させることおよび電源ノイズの発生を減少させることを行うことが可能なメモリ制御装置およびメモリ制御方法を提供することである。 - 特許庁 - A general register control part 150 does not perform a data transfer processing when data in a main storage device which is indicated by the memory address in execution of a memory read instruction is held in an indication general register indicated by the register indication information in execution of the memory read instruction.
汎用レジスタ制御部１５０は、メモリリード命令中のメモリアドレスによって示される主記憶装置２００上のデータがメモリリード命令中のレジスタ指示情報によって示される指示汎用レジスタに保持されている場合は、データ転送処理を行わない。 - 特許庁 - The simulation memory card is provided with a memory connecting machine 10, a memory card control machine 20 and a radio communication interface module 30, the digital device is provided with the radio communication interface module, receives the digital device, passes the radio communication interface module, transmits and accesses this instruction.
シミュレーションメモリーカードはメモリー連接機１０、メモリーカード制御機２０及び無線通信インターフェイスモジュール３０を備え、デジタル装置が無線通信インターフェイスモジュールを備え、このデジタル装置を受け、無線通信インターフェイスモジュールを通り、この命令を伝送、アクセスする。 - 特許庁 - To provide a memory controller and a memory control method for shortening the execution time of a storage operation in a storage medium even when a series of write data having relationship to specific write data are discontinuously temporarily stored in a cache memory.
特定の書込データとの間に関連性を有する一連の書込データがキャッシュメモリに不連続に一時記憶された場合であっても、記憶媒体への記憶動作の実行時間を短縮させることが可能なメモリ制御装置及びメモリ制御方法を提供する。 - 特許庁 - Between an image compression device 3 and the memory access control circuit 5, a bus 8 dedicated to images is provided independently of a CPU bus 7, and the image compression device 3 can get access to the memory 4 independently of access from the CPU 1 to the memory 4.
画像圧縮装置３とメモリアクセスコントロール回路５との間にＣＰＵバス７とは別に独立した画像専用バス８を設け、ＣＰＵ１からのメモリ４へのアクセスとは別に画像圧縮装置３からメモリ４へのアクセスが独立して行うことができる。 - 特許庁 - When determining that the command is made by a user, the control unit attaches additional information to the related information to record in the volatile memory, and copies only the related information attached with additional information among all pieces of related information recorded in the volatile memory and stores the copy in the non-volatile memory.
そして、ユーザの指示によるものであると判定したときには関連情報に付加情報を付加して揮発性メモリに記録し、揮発性メモリに記録された関連情報のうち付加情報が付加された関連情報のみを不揮発性メモリにコピーする。 - 特許庁 - The method includes (a) writing a value into a first memory 560 which forms a portion of an RFID tag and which has a length; (b) writing a form in the second memory 550 of the RFID tag: and (c) imposing access control rules on the first memory 560 in response to (a) and (b).
（ａ）ＲＦＩＤタグの一部を成すと共に長さを有する第１のメモリ５６０に値を書き込み、（ｂ）前記ＲＦＩＤタグの第２のメモリ５５０に型を書き込み、（ｃ）前記（ａ）および（ｂ）に応答して、前記第１のメモリ５６０にアクセス制御規則を課す。 - 特許庁 - Dynamic control of a capacitance value of a capacitance-variable decoupling capacitor component 5 that is connected with a power feeding system on a memory LSI3 depending on the operation of the memory LSI3 allows the wide bandwidth and low impedance of the power feeding system on the memory LSI3 with fewer chip components.
メモリＬＳＩ３の動作に応じて、メモリＬＳＩ３の給電系に接続された容量値可変のデカップリングコンデンサ部品５の容量値を動的に制御することにより、少ないチップ部品でメモリＬＳＩ３の給電系の広帯域低インピーダンス化を実現する。 - 特許庁 - The cache memory control circuit includes a plurality of counters 32a-32d and 34a-34d, which are provided for each of sets 21a-21d and memory spaces A and B, to count data of a corresponding memory space stored in a corresponding set.
キャッシュメモリ制御回路は、それぞれがセット２１ａ〜２１ｄ毎及びメモリ空間A及びB毎に設けられ、それぞれが対応するセットに対応するメモリ空間のデータがいくつ格納されているかをカウントする複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄを有する。 - 特許庁 - A buffer management unit 111 changes the capacity of buffers assigned to a user memory 14, a buffer memory 15, and an external memory 16 dynamically according to the degree of communication control information, which is shifting by environment of radio network obtained from a communication information monitoring unit 118.
バッファ管理部１１１は、通信情報監視部１１８から得た無線ネットワークの環境によって変化する通信制御情報の度合いに応じてユーザメモリ１４、バッファメモリ１５、外部メモリ１６内に割り当てられているバッファの容量を動的に変化させる。 - 特許庁 - The control circuit (160) is configured to transfer selected data from the magnetic memory (120) a selected number of times and to regulate the transfer of the selected data from the magnetic memory (120) subsequent to transferring the selected data from the magnetic memory (120) the selected number of times.
制御回路（１６０）は、磁気メモリ（１２０）から選択されたデータを特定回数だけ転送し、前記選択されたデータを特定回数だけ転送した後は、磁気メモリ（１２０）からの前記選択されたデータのそれ以上の転送を規制するように構成される。 - 特許庁 - Data transfer is performed between a buffer section of one side of the memory bank and the nonvolatile memory section in response to instruction of access operation, in parallel to this operation, control of interleave operation performing data transfer between a buffer section of the other side of the memory bank and the outside can be performed.
アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。 - 特許庁 - A memory controller 5 supplies a driving signal to a power supply circuit 6 according to a control signal outputted from a CPU 3 so that the minimum number of buffers 6a-6d can be driven in an initial time, and the power supply circuit 6 supplies current to a memory module 1 so that the memory module 1 is driven.
メモリコントローラ５はＣＰＵ３から出力される制御信号によって、電力供給回路６に駆動信号を供給し、初期時最小の数のバッファ６ａ〜６ｄを駆動し、メモリモジュール１に電流を供給してメモリモジュール１を駆動する。 - 特許庁 - To provide a memory control system for enabling priority processing both in write processing to the memory of a processor and read processing from the memory in a multiprocessor system and making common a data buffer to be used in write processing and read processing.
マルチプロセッサシステムにおいて、プロセッサのメモリに対する書き込み処理と、メモリから読み出し処理の両方において優先処理を可能にし且つ書き込み処理時と読み出し処理時に使用するデータバッファの共通化を図るメモリ制御方式を提供する。 - 特許庁 - The image forming device includes the memory arranged on a semiconductor IC together with the communication control section and having a first memory area storing information received from the external device and a second memory area storing the internal information of the image forming system.
また、本画像形成装置は、半導体ＩＣ上に通信制御部とともに配置され、かつ、外部装置から受信された情報を記憶する第１メモリ領域及び画像形成装置の内部情報を記憶する第２メモリ領域を有するメモリを含む。 - 特許庁 - In a reading operation, the control circuit AR2 applies a reading pulse voltage Vread to the gate of at least one of the memory transistors MTr1 to MTr8 of the unselected memory string MS, and applies ground potential Vss to the gate of another memory transistor MTr.
制御回路ＡＲ２は、読み出し動作の際、非選択メモリストリングＭＳの中の少なくとも一つのメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに読み出しパス電圧Ｖｒｅａｄを印加し、別のメモリトランジスタＭＴｒのゲートには接地電位Ｖｓｓを印加する。 - 特許庁 - It further comprises an image memory access controller 121, a memory module 122 at the controller side, a facsimile control unit 124, a system controller 131 connected to the image memory access controller 121, a RAM 132, a ROM 133 and an operation panel 134 through a parallel bus 120.
さらに、パラレルバス１２０を介して、画像メモリー・アクセス制御部１２１、コントローラー側メモリー・モジュール１２２、ファクシミリ制御ユニット１２４、画像メモリー・アクセス制御部１２１に接続されるシステム・コントローラー１３１、ＲＡＭ１３２、ＲＯＭ１３３、操作パネル１３４を備える。 - 特許庁 - A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.
メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁 - An allocation control circuit 3 stores the memory size that the CPUs 1, 2 require for each task, and controls selectors SEL 1, 2, 3, 4 and multiplexers MUX 1, 2 in accordance with the tasks performed, thereby allocating the memory of the memory size needed to the CPUs 1, 2.
割当制御回路３は、タスク毎にＣＰＵ１、２が必要とするメモリサイズを記憶しており、行われるタスクに応じてセレクタＳＥＬ１、２、３、４及びマルチプレクサＭＵＸ１、２を制御することにより、ＣＰＵ１、２の夫々に必要なメモリサイズ分のメモリを割り当てる。 - 特許庁 - An image transfer part 4 fetches the image stored in the first memory 12 while using a serial bus, prepares a write address to the second memory 22 or control signal such as write enable signal in the manner of hardware and writes the said image in the second memory 22.
画像転送部４はシリアルバスを使用して第１のメモリ１２に記憶されている画像を取り込むとともに、第２のメモリ２２に対する書込アドレスや、ライトイネーブル信号等の制御信号をハード的に作成し、上記画像を第２のメモリ２２に書き込む。 - 特許庁 - To provide a control technique for making information residence in or residence release from a cache memory that enables a user to set residence in the cache memory without considering a logical volume having a data set and to automatically delete an unused resident area in the cache memory.
ユーザが、データセットが存在する論理ボリュームを意識することなく、キャッシュメモリへの常駐を実施でき、またキャッシュメモリの未使用の常駐領域を自動的に削除できるキャッシュメモリへの情報の常駐または常駐解除の制御技術を提供する。 - 特許庁
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