「Control Memory」を含む例文一覧(13716)
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制御部８４は、ＣＣＤ４２の画素数が所定の閾値を上回り、カメラ本体１２に設けられたフレームメモリ７６の容量が不足する場合、ＹＣ処理により生成されたＹＣ画像データを補助画像メモリ７２に記録する。 - 特許庁 - A control means 200, when first reserve data and second reserve data are held in both of a first special symbol reserve memory means 401 and a second special symbol reserve memory means 402, preferentially processes the second data.
制御手段２００は、第１特別図柄保留記憶手段４０１および第２特別図柄保留記憶手段４０２の双方に、第１保留データおよび第２保留データが留保されたとき、第２保留データを優先して処理する。 - 特許庁 - A memory input control part 30 assigns a memory region storing a plurality of the pixel components composing the image data of the second format in response to a selected encoding method to be collectively stored in each of the plurality of the pixel components.
メモリ入力制御部３０は、選択された符号化方式に応じて、第２のフォーマットの画像データを構成する複数の画素成分を格納するメモリ領域を割り当て、複数の画素成分ごとにまとめて格納する。 - 特許庁 - A memory command output control unit 90 reads data by an access unit from a memory device 30 based on a read request of a CPU 10, and a read preliminary data holding unit 60 holds the data of the last access unit among the read data.
メモリコマンド出力制御部９０が、ＣＰＵ１０のリード要求に基づいてメモリ装置３０からアクセス単位ごとにデータを読み出し、リード予備データ保持部６０が、読み出されたデータのうち最後のアクセス単位のデータを保持する。 - 特許庁 - Between a buffer memory (HDD115) and the printed circuit board for the print engine 12, there is installed a direct transfer control unit 100 which is capable of fetching a rasterized data directly from the buffer memory and transmitting it in synchronization with a transfer clock on the print engine.
バッファメモリ（ＨＤＤ１１５）とプリントエンジン基板１２の間に、バッファメモリから直接ラスタライジング後のデータを読み出しプリントエンジン基板の転送クロックに同期して送り出すことのできるダイレクト転送制御装置１００を設ける。 - 特許庁 - An extra bus control apparatus 2 comprises a first and a second extra bus controllers 15 and 16 corresponded respectively to a plurality of devices, such as a SRAM (Static Random Access Memory) and a DRAM (Dynamic Random Access Memory) connected to an extra bus EXBUS, and an extra bus arbiter 17.
外部バス制御装置２は、外部バスＥＸＢＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲＡＭ）に各々対応した第１及び第２バスコントローラ１５、１６と、外部バスアービタ１７とを有している。 - 特許庁 - A verification device 50 reads out the ciphered data for housing stored in the memory for housing 30 of the game machine 10, collates the data with collation data stored in a memory for verification 55 and verifies the truth or falsehood of the control program.
検証装置50は、遊技機10の格納用記憶装置30に記憶された格納用暗号化データを読み出し、これを検証用記憶手段55に記憶された照合用データと照合することで、制御プログラムの真偽を検証する。 - 特許庁 - According as an input device 31 is operated, a control portion 41 stores the information for traceability stored in a memory 42, into the storage portion 13, and reads the information for traceability stored in the memory 42, out to a display device 32.
制御部４１は入力装置３１を操作されることによりメモリ４２に記憶されたトレーサビリティ用情報を記憶部１３に記憶させるとともに、メモリ４２に記憶されたトレーサビリティ用情報を表示装置３２に読み出す。 - 特許庁 - A first stage identification unit 115ab of a communication control unit 115 discriminates whether communication function data, which is identical to a telephone number transmitted from a communication device of a transmission side, is memorized in a terminal capability setting memory unit of a flash memory or not.
通信制御部１１５の初期識別部１１５ａｂは、送信側の通信装置が送信した電話番号と同じ通信機能データが、フラッシュメモリの願末能力設定格納部に記憶されているか否かを判定する。 - 特許庁 - To provide a method and a device for maintaining data integrity in a flash-memory microcomputer so as to enable control even if such a data defect as disappearance occurs in a program stored in a flash memory in the microcomputer.
本発明は、マイクロコンピュータ内のフラッシュメモリに記憶させたプログラムに消滅等のデータ異常が発生した場合であっても、制御を可能にするためのフラッシュメモリマイクロコンピュータのデータ保全方法および保全装置に関するものである。 - 特許庁 - Differently from a 1st display mode of multiple gradations, a memory controller of a signal control circuit which the display device has eliminates writing of a digital video signal of the low rank bits to a memory in a 2nd display mode of two gradations.
多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁 - A memory control circuit 22 controls the read timing of the signal from the memory 21B based on the detected phase difference, so as to have the phase of the photographing signal Dga match with that of the photographing signal Dba.
この検出された位相差に基づきメモリ制御回路２２によってメモリ２１Ｂからの信号の読み出しタイミングを制御することにより、撮像信号Ｄgaと撮像信号Ｄbaの位相を簡単に一致させることができる。 - 特許庁 - A memory card MC to be an external storage medium can be connected to a card slot 31 and a control part 20 can input/output data to/from the memory card MC connected to the card slot 31 through a card interface part 32.
カードスロット３１には、外部記憶媒体としてのメモリカードＭＣが接続可能であり、制御部２０は、カードインターフェイス部３２を介して、カードスロット３１に接続されたメモリカードＭＣとの間でデータの入出力を行うことができる。 - 特許庁 - The control circuits 3, 4 reversibly change the resistance value of each memory element at least between a first value and a second value by controlling the value and an application time of a voltage applied to the memory element without changing the polarity of the voltage.
制御回路３，４は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる。 - 特許庁 - A control part 18 when judging that, for example, data tables A and B as objects of the filter processing are both stored in the X memory 3 secures an area 4a in the Y memory 4 and copies, for example, the data table B into the area 4a.
制御部１８は、例えば、フィルタ処理の対象となるデータテーブルＡ、Ｂが２つともＸメモリ３に記憶されていると判断すると、Ｙメモリ４に領域４ａを確保し、例えば、データテーブルＢをこの領域４ａにコピーする。 - 特許庁 - A portable data storage device includes a non-volatile memory 3 for storing user data, an interface section 7 for transmitting and receiving data to and from a host, and a master control unit 1 for moving data from/to the non-volatile memory 3.
ポータブルデータ記憶デバイスはユーザデータを記憶する不揮発性メモリ３と、データをホストに送信および受信するインターフェイスセクション７と、データを不揮発性メモリ３からおよび不揮発性メモリ３へ移すマスター制御ユニット１とを有する。 - 特許庁 - When the positional information on the enlargement center is inputted from the personal computer 3 thereto, a memory address control part 44 determines a data reading position and a reading region of a frame memory 43 based on the inputted center position and magnification.
パーソナルコンピュータ３から拡大中心位置情報が入力されると、メモリアドレスコントロール部４４は、入力された中心位置と倍率とにもとづいてフレームメモリ４３のデータ読み出し位置および読み出し領域を決定する。 - 特許庁 - A control circuit 51 controls a column decoder 54 and a parity column decoder 55 such that the timing of the input-output of a parity data to a memory cell array 52 is different from that of the input-output of data corresponding to the parity data to the memory cell array 52.
制御回路５１は、メモリセルアレイ５２に対するパリティデータの入出力が、メモリセルアレイ５２に対するパリティデータに対応するデータの入出力のタイミングと異なるように、カラムデコーダ５４およびパリティカラムデコーダ５５を制御する。 - 特許庁 - In the information processing apparatus, a DMA control part 109 stores the data of a current DMA transferred region into a management table 21 stored in a storage part 107 during the DMA transfer of data from a ROM (Read Only Memory) 103 to a RAM (Random Access Memory) 104 by a DMA transfer part 108 of a bridge 105.
ブリッジ１０５のDMA転送部１０８によるROM１０３からRAM１０４へのデータのDMA転送中にDMA制御部１０９は記憶部１０７に格納された管理テーブル２１に現在DMA転送済みの領域のデータを保存する。 - 特許庁 - A semiconductor memory device comprises memory cells each including: a floating gate that is provided above a semiconductor substrate and can accumulate charges; and a control gate that is provided above the floating gate and controls the amount of charges accumulated in the floating gate.
半導体記憶装置は、半導体基板の上方に設けられ電荷を蓄積可能なフローティングゲートと、フローティングゲートの上方に設けられ該フローティングゲートに蓄積された電荷量を制御するコントロールゲートとを含むメモリセルを備えている。 - 特許庁 - The memory control system controls the capacity of the packet memory occupied by its own reception port to be restored to the threshold value A from the threshold value B on the condition that the count of the reception block counter 7 is lower than a threshold value C smaller than the threshold value B.
その後、受信ブロックカウンタ７のカウンタ値が閾値Ｂより小さい値である閾値Ｃを下回った事を条件として、自受信ポートが占有できるパケットメモリの容量を閾値Ｂから閾値Ａに戻すように制御する。 - 特許庁 - Further, the control part 4 adds the calculated irradiation energy to an accumulation value of the irradiation energy read from a memory part 18 of the irradiation part 2 and updates the accumulation value of the irradiation energy stored in the memory part 18 by the value after the addition.
さらに、制御部４は、照射部２の記憶部１８から読み出した照射エネルギーの累積値に算出した照射エネルギーを加算し、その加算後の値で記憶部１８が格納する照射エネルギーの累積値を更新する。 - 特許庁 - A detection circuit 151 controls a switch circuit 152 in accordance with the code value of the command to distribute data so that commands and data for memory control may be supplied to a flash memory 42 and those for security may be supplied to a security block 52.
検出回路１５１は、コマンドのコード値によって、スイッチ回路１５２を制御し、メモリ制御用のコマンド、データをフラッシュメモリ４２へ供給し、セキュリティ用のコマンド、データをセキュリティブロック５２に供給するように、データを振り分ける。 - 特許庁 - The control section 52 calculates a decoding time per code word determined by the number of code words per unit time, and controls the memory 53 such that the memory 53 outputs the code words at the time intervals.
制御部５２は、１単位時間内の符号語数に基づき決定される１符号語に対して割り当てる復号にかける時間を算出し、その時間でメモリ５３からの符号語が出力されるようにメモリ５３を制御する。 - 特許庁 - When trouble occurs in the first output link, the output control unit 152 reads not only the data stored in the memory array 1 but also the data stored in the memory array 0, and outputs the data via the second output link.
出力制御部１５２は、第１の出力リンクで障害が発生した場合に、メモリアレイ１に記憶されているデータだけでなく、メモリアレイ０に記憶されているデータも読み出して、第２の出力リンクを介して出力する。 - 特許庁 - To make it possible to use another buffer memory when one buffer memory is full in its capacity and can not store any more, or to make it possible to record by using another recording controller even if there are errors when video recording by making buffer control in two independent video recording systems with one input controller.
２つの独立した録画処理系に対し、一つの入力制御手段でバッファ制御を行い、一方のバッファメモリが容量一杯等により格納できなくなった場合に他方のバッファメモリの使用を可能にする。 - 特許庁 - When a remote control process is turned on, information related to the game state at the time when the game is finished, which is written in a memory card, is read on a PC side, provided that the memory card is being set (S21 and S22).
遠隔操作処理に投入されると、まず、ＰＣ側では、メモリーカードがセットされていることを条件として、メモリーカードに書き込まれている、遊技終了時の遊技状態に関連する情報を読み出す（Ｓ２１及びＳ２２）。 - 特許庁 - A display control part 60 of a pachinko machine 10 includes a NAND flash memory 660, a ROM interface 658 and a relay CPU 658 which relays data transmission between the NAND flash memory 660 and the ROM interface 658.
パチンコ機１０の表示制御部６０は、ＮＡＮＤ型フラッシュメモリ６６０と、ＲＯＭインタフェース６５８と、ＮＡＮＤ型フラッシュメモリ６６０とＲＯＭインタフェース６５８との間のデータ伝送を中継する中継ＣＰＵ６５８とを備える。 - 特許庁 - The MPU 6 receives the location data of the intruder detected by the image processing section 7 and controls the memory control section 8 on the basis of the location data and magnifies and reads the data around the intruder in the frame memory 2 as a new video signal.
画像処理部７で検出された侵入者の場所のデータをＭＰＵ６で受け、これによりメモリ制御部８を制御し、フレームメモリ２の中の侵入者近辺のデータを新たな映像信号として拡大して読み出す。 - 特許庁 - A memory controller 14 constituted of a PLD, includes an input pin P0 for receiving an input of a control signal from the outside of a memory module 10 and input pin terminals P1, P2 for receiving input of electric signals ϕ1, ϕ2.
メモリコントローラ１４は、ＰＬＤで構成され、メモリモジュール１０外部からのコントロール信号の入力を受けるための入力ピンＰ０と、電気信号φ１，φ２の入力を受けるための入力ピン端子Ｐ１，Ｐ２とを含む。 - 特許庁 - The information processing equipment also includes a memory control means to erase language data other than the language data selected by the language data selection means from the memory and make the vacated space usable as a specific data storage area.
また、上記言語データ選択手段によって選択された言語データ以外の言語データを、上記メモリから消去し、特定データ格納領域として使用可能にするメモリ制御手段を有する情報処理装置である。 - 特許庁 - To provide an arithmetic processing unit and a cache memory control device which can arbitrarily divide a cache memory area in blocks according to a process ID so as to improve the effective performance of a processor.
キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。 - 特許庁 - Thus, the substrate supply wirings 5a and 5b are formed between the memory mats 11 and the substrate potential control circuit 7 is allocated at both, left and light, end parts of the memory mats 11, so that the layout area of the semiconductor chip is significantly reduced.
よって、基板給電配線５ａ，５ｂをメモリマット１_1 の間に形成し、基板電位制御回路７をメモリマット１_1 の左右両端部に配置することによって、半導体チップのレイアウト面積を大幅に縮小できる。 - 特許庁 - When a shortage of memory of a RAM 17 occurs during the execution of rasterization, a control section 30 of an image processing apparatus 10 executes a forced synthetic processing with respect to a memory space (working buffer) ensured for executing a transparency processing.
画像処理装置１０の制御部３０は、ラスタライズ実行時にＲＡＭ１７のメモリ不足が発生した際、トランスペアレンシー処理を実行するために確保されている記憶領域（作業バッファ）に対して強制合成処理を行う。 - 特許庁 - When the picture data being outputted is stored in a non-usage frame memory after switching the reproduction system, the control is performed to allow the picture data to be outputted after transferring the picture data to the frame memory which is used after switching the reproduction system.
出力中の画像データが、再生システム切り替え後には未使用のフレームメモリに記憶されている場合に、再生システム切り替え後に使用するフレームメモリへ画像データを転送させてから画像データを出力するように制御する。 - 特許庁 - The control part 25, when the execution of photographing processing of the best shot photographing mode is indicated, photographs the images of the total number at the photographing interval set for each, and stores the photographed images in a built-in memory 33 or in a memory card 32.
制御部２５は、ベストショット撮影モードの撮影処理の実行が指示されると、総枚数分の画像を、それぞれに対して設定された撮影間隔で撮影し、撮影画像を内蔵メモリ３３またはメモリカード３２に記憶する。 - 特許庁 - In a 2nd display mode wherein the number of gradations is reduced to two as compared with a 1st multi-gradation display mode, a memory controller of a signal control circuit that the display device has eliminates writing of a digital video signal of the low-order bits to a memory.
多階調の第１の表示モードに対して、階調数を２階調とした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁 - When the skip reproduction mode is selected, a read address control section 14 acquires the newest address stored in a picture address storage section 23 to designate a memory read section 13 to shift the read address on the memory 12.
また、飛び越し再生モードへ切り換えられると、読み出し位置制御部１４はこのときピクチャ位置記憶部２３に記憶されていた最新のアドレスを取得してメモリ読み出し部１３に指定し、メモリ１２上の読み出しアドレスを移動させる。 - 特許庁 - To provide data transfer method and system capable of efficiently transferring data stored in a redundant memory means to the other memory means while securing the throughput of communication service based on control data processing for normal communication.
通常の通信用の制御データ処理による通信サービスの処理量を確保しつつ、冗長化された１つのメモリ手段内のデータを他のメモリ手段に効率良く転送するデータ転送方法およびシステムを提供する。 - 特許庁 - A GPS receiving circuit 6 receives the radio the radio wave from the GPS satellite for a prescribed time, a control operating device 12 converts GPS data into digital data so as to be able to be stored in a memory 10 and stores the digital data in the memory 10.
そしてＧＰＳ受信回路６によりＧＰＳ衛星からの電波を所定時間受信し、制御演算装置１２にて、ＧＰＳデータをメモリ１０に蓄積できるようにデジタルデータに変換してメモリ１０に蓄積する。 - 特許庁 - To obtain a FIFO memory control circuit in which disappearance of data caused by overwriting of data and double reading of the same data can be prevented by counting correctly the number of effective data in a memory when a period of a read-out clock is different from that of a write-in clock.
読み出しクロックと書き込みクロックの周期が異なる場合に、メモリ内の有効データ数を正しく計数して、データの上書きによるデータ消失や同一データの２度読みを防止できるFIFOメモリ制御回路を得る。 - 特許庁 - Then, a control means 12 once reads the additional information stored in the record memory means 6 at optional timing after recording of a track to be added has been completed and reflects the read additional information on track management information in the record memory means 6.
その後、制御手段１２は、付加するトラックの記録が完了した後の任意のタイミングで、記録メモリー手段６に格納している付加情報を一旦読み出し、記録メモリー手段６内のトラック管理情報に反映する。 - 特許庁 - When the input processing or output processing of the image data for the memory device is not carried out, the device comprises a control means for controlling to suppress power consumption by stopping the drive of each portion in the memory device.
前記記憶装置に対する前記画像データの入力処理若しくは出力処理が行われない場合に、前記記憶装置内の各部の駆動を停止して消費電力を抑制するように制御する制御手段を有する。 - 特許庁 - This cache circuit is provided with a RPAM 15 registering address information of data ejected from a cache memory 11 and a freezing control circuit 16 capable of setting data stored in the cache memory 11 as data out of a conversion object by a line unit.
キャッシュメモリ１１から追い出されたデータのアドレス情報を登録するＲＰＡＭ１５と、キャッシュメモリ１１に格納されたデータをライン単位で置換対象外のデータに設定できる凍結制御回路１６とを有する。 - 特許庁 - When the memory control unit 12 decides that the effective data are not stored in the memory 11, a priority identification part 13 decides the priority of transaction processing on the basis of the access information and notifies an information storage part 14 of the decision result.
メモリ制御部１２がメモリ１１に有効データが記憶されていないと判定すれば、優先度識別部１３は、アクセス情報に基づいてトランザクション処理の優先度を判別し、判別結果を情報格納部１４に通知する。 - 特許庁 - In a memory cell array MCA, a plurality of dielectric films comprising a discrete level for storing information as quantity of captured electric charges have a plurality of memory cells laminated between a semiconductor in which a channel is formed and a control electrode.
メモリセルアレイＭＣＡは、情報を捕獲電荷量として記憶するための離散準位を内部に含む複数の誘電体膜が、チャネルが形成される半導体と制御電極との間に積層されたメモリセルを複数有している。 - 特許庁 - The nonvolatile semiconductor memory device comprises a memory cell transistor MT in which a gate insulating film 12; a floating gate electrode film 13; an inter-electrode insulating film 14; and a control gate electrode 15 are stacked in turn on a channel semiconductor layer.
不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。 - 特許庁 - When there is mail with specific SUBJECT (subject) found from INDEX (indexes), the mail is saved in a memory part, and the control part reads the contents of the mail saved in the memory aloud by using a voice reproduction part.
メールサーバから取得したＩＮＤＥＸ（索引）の中に、特定のＳＵＢＪＥＣＴ（件名）のメールがあった場合、そのメールをメモリ部へ保存し、制御部は、音声再生部を利用して、メモリに保存したメールの内容を読み上げる。 - 特許庁 - To prevent generation of a phenomenon such as overrun by changing priority order between memory reply data and operation instructions and forcibly sending out the operation instructions when the operation instructions issued by a microprogram control part compete with the memory reply data.
マイクロプログラム制御部が発行した動作指示がメモリリプライデータと競合した場合、メモリリプライデータと、該動作指示と、の優先順位を変更して、動作指示を強制的に送出し、オーバーランなどの事象の発生を防止する。 - 特許庁 - The data recording apparatus includes a nonvolatile memory 10, a write control part 20 for performing write processing of measurement data and order specification data in the nonvolatile memory 10 and a communication part 40 for transmitting data through a communication line.
データ記録装置は、不揮発性メモリ１０と、不揮発性メモリ１０に測定データ及び順序特定データを書き込む処理を行う書き込み制御部２０と、通信回線を介してデータを送信する通信部４０と、を含む。 - 特許庁
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