「Decoder」を含む例文一覧(7054)
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高精細画像の画質を損なうことなく記録再生でき、かつ、従来の低解像のデコーダしか持たない映像再生装置でも再生可能となる記録方式を有する映像記録装置および再生装置を提供すること。 - 特許庁 - Encoded data 5, with information to be provided, are created by adding provided information data 4 to original data 3 in encoding processing in an encoder 1 and is sent to a decoder 2 via a medium, such as the Internet 6 or a CD 7.
暗号化装置１における暗号化処理の際に提示情報データ４を元データ３に付加して提示情報付加暗号化データ５を生成し、これをインターネット６やＣＤ７などのメディアを介して復号化装置２に送る。 - 特許庁 - To provide a memory control method for preventing write to a non-volatile memory when a program runs away, and properly protecting content of a memory, in an address decoder, and to provide a memory control device and a memory control method of a printer.
アドレスデコーダにおいて、プログラムが暴走した際の不揮発性メモリへの書き込みを防止し、当該メモリの内容を適切に保護することができるメモリ制御方法、メモリ制御装置およびプリンタのメモリ制御方法を提供する。 - 特許庁 - In a receiving apparatus, a timing chart is indicated in symbol units for each of an input signal Sa of a demodulator, an output signal Sb of the demodulator, an output signal Sc of a frequency deinterleaver, and an output signal Sd (a target of LDPC decoding) of an LDPC decoder.
復調部の入力信号Sa、復調部の出力信号Sb、周波数デインタリーバの出力信号Sc、および、LDPCデコーダの出力信号Sd（LDPC復号の対象）のそれぞれについて、シンボル単位のタイミングチャートが示されている。 - 特許庁 - When the section 7 estimates a low symbol rate, the symbol value is fed to a symbol rate conversion section 4, where the symbol value is converted into a symbol value at a low symbol rate and the result is fed to the FEC decoder 5, in which the symbol value is decoded at the low symbol rate.
低いシンボルレートと推定された場合、シンボル値はｓｙｍｂｏｌ ｒａｔｅ変換部４に供給され、低いシンボルレートのシンボル値に変換された後、ＦＥＣデコーダ５に供給され、低いシンボルレートで復号化される。 - 特許庁 - To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.
サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁 - A channel signal, which is extracted by the IF filter for high-definition television signal 15, is converted into a signal of further lower frequencies by a fourth mixer 39, and is then decoded by a decoder for a high-definition television signal 50.
高精細テレビジョン信号用ＩＦフィルタ１５で抽出されたチャンネル信号は、第４のミクサ３９でさらに低い周波数帯の信号に変換された後、高精細テレビジョン信号用復調器５０で復調される。 - 特許庁 - This processor 10 prefetches a series of instructions by a prefetcher 13 for a main program and predecodes them by a predecoder 14, and they are supplied to a decoder 12 and an execution unit 11 via a multiplexer 18 to perform a desired process.
プロセッサ装置１０においては、一連のインストラクションがメインプログラム用プリフェッチャ１３でプリフェッチされ、プリデコーダ１４でプリデコードされ、マルチプレクサ１８を介してデコーダ１２および実行ユニット１１に供給され所望の処理が行われる。 - 特許庁 - The contract change information, such a channel number wanted to make a new flat contract, is input, and when it is reserved in an EEPROM 24 of a security module 9, a decoder 8 transmits the contract change information to a transmission-side system.
新たなフラット契約を希望するチャンネル番号などの契約変更情報を入力し、セキュリティモジュール９のＥＥＰＲＯＭ２４に記憶されると、デコーダ８は、この契約変更情報を、送信側システムに送信する。 - 特許庁 - The reproduction code signal from the remote controller for the VTR 4 is received by a remote control receiver 2d of the TV receiver 2, and the control unit 20 decodes the received reproduction code signal by a decoder 21, stores it in a memory 22 for storing.
このＶＴＲ用リモコン４からの再生コード信号をＴＶ受像機２のリモコン受信部２ｄにより受信し、制御部２０は、受信した再生コード信号をデコーダ２１によりデコードしてメモリ２２に格納して記憶する。 - 特許庁 - The data of a compressed audio data recording section 1 for recording the compressed audio data, such as, for example, MP3, is read in, and tag information on ID3 etc., is captured by a system decoder 3 and the data is previously registered into a recorded music information registration section 7.
例えばＭＰ３等の圧縮オーディオデータを記録する圧縮オーディオデータ記録部１のデータを読み込み、システムデコーダ３でＩＤ３等のタグ情報を取り込んで収録曲情報登録部７にこれらのデータを登録しておく。 - 特許庁 - While the instruction execution of the stored instruction string is repeated, the instruction of the instruction string is supplied from the instruction buffer to the instruction decoder, and when the instruction execution of the instruction string is stopped, the storage of the instruction column is released.
保持した命令列の命令実行が繰り返される間は当該命令列の命令を命令バッファから命令デコーダに供給し、当該命令列の命令実行から抜けるとき当該命令列の保持を解除する。 - 特許庁 - A sub-screen processing part 212 reduces data in the future or the past by predetermined time corresponding to a sub-screen, decoded by a second decoder 202, converts the data into data for sub-screen display and outputs it as a sub-screen.
副画面処理部２１２は、第２デコーダ２０２によってデコードされた、副画面に相当する所定の時間だけ未来、あるいは過去のデータを縮小して副画面表示用データに変換して副画面として出力する。 - 特許庁 - The output of the AND circuit 4 is at a low level only in the duration of outputting a reading signal (RD) from a CPU 2 and sending a chip select signal (CS) from an address decoder 3 and at a high level (+V) in other durations.
アンド回路４の出力側は、ＣＰＵ２が読み出し信号（ＲＤ）を出力し、かつアドレスデコーダ３がチップセレクト信号（ＣＳ）を送出している期間のみローレベルとなり、それ以外の期間はハイレベル（＋Ｖ）になっている。 - 特許庁 - A JPEG 2000 coding section 266 creates an ROI mask for reflecting the ROI information, and generates a code stream having ROI from the image data so that decoding can be made by a decoder conforming to JPEG2000.
ＪＰＥＧ２０００符号化部２６６は、ＲＯＩ情報を反映させたＲＯＩマスクを作成し、ＪＰＥＧ２０００に準拠した復号器で復号できるように、画像データからＲＯＩを有する符号ストリームを生成する。 - 特許庁 - A semiconductor switch circuit comprises: a switch unit 1, a decoder unit 3, a driver unit 2, a DC-DC converter 5, a first filter circuit 9n, a first filter bypass circuit 10, and a first bypass control circuit 11a.
本発明の実施形態の半導体スイッチ回路は、スイッチ部１、デコーダ部３、ドライバ部２、ＤＣ−ＤＣコンバータ５、第１のフィルタ回路９ｎ、第１のフィルタバイパス回路１０、及び第１のバイパス制御回路１１ａを備える。 - 特許庁 - Each syndrome computing unit 2-t provided in a reed solomon decoder has an adder 13 which accumulates values obtained by multiplying exponents of a primitive element of a Galois field and a delayer 11 which stores intermediate steps of accumulation.
リード・ソロモン復号装置に設けられている各シンドローム演算器２-ｔは、ガロア体の原始元のべき乗を乗算した値を累積加算する加算器１３と、その累積加算の途中経過を格納する遅延器１１とを有する。 - 特許庁 - To obtain a computer of small-scale constitution which can be realized by a single arithmetic operation element, an instruction fetch having only subinstruction width, and an instruction decoder by executing instructions sequentially in subinstruction units constituting the main instruction.
メイン命令を構成するサブ命令単位にシーケンシャルに命令を実行することにより、単一の演算器およびサブ命令幅だけの命令フェッチおよび命令デコーダの構成で、実現可能な小規模構成の計算機を得る。 - 特許庁 - To provide a digital signal decoder which realizes minimizing a decoding impossible area occurring when time-varying structure cannot be controlled in the case of performing Viterbi decoding by using a trellis having the time-varying structure.
時変構造を持つトレリスを用いてビタビ復号を行う際に時変構造の制御が正常に行えなくなった場合に生じる復号不能領域を最小限に抑えることが可能となるディジタル信号復号装置を提供する。 - 特許庁 - When the encoding/decoding system performs encoding, the common RS encoder/decoder 404 generates a parity code constituted of 2T-pieces of symbols by using the generated polynomial of an RS code and outputs a code word constituted of N-pieces of symbols.
符合化／復号化システムが符号化を行っているとき、共用ＲＳエンコーダ／デコーダ４０４はＲＳコードの生成多項式を用いて２Ｔ個のシンボルからなるパリティ・コードを生成し、Ｎ個のシンボルからなるコードワードを出力する。 - 特許庁 - When the word line WLi through which rewrite is permitted is selected, a latch in the high voltage application decoder 40 is set, and a rewrite high voltage VPP is outputted to the corresponding word line WKi in succeeding rewrite timing.
書き換えが許可されたワード線ＷＬｉが選択されると、高電圧印加デコーダ４０内のラッチがセットされ、次の書き換えタイミングで該当するワード線ＷＬｉに書き換え用の高電圧ＶＰＰが出力される。 - 特許庁 - The decoding device of error correction code for decoding received data encoded based on repetitive operation stores the input data into a plurality of input buffers (first storage means), so that a decoder sequentially reads the stored data.
本発明では、繰り返し演算により符号化された受信データを復号する誤り訂正符号復号装置であって、入力データを複数の入力バッファ（第１の記憶手段）に記憶し、復号器により順次読み出し復号する。 - 特許庁 - MP3 data supplied from the STB to the terminal 131 is temporarily stored in the RAM 133 and then is supplied to the MP3 decoder 135 and is subjected to expansion processing to obtain output sound signals AL and AR.
ＳＴＢより接続端子１３１に供給されるＭＰ３データはＲＡＭ１３３に一時的に記憶され、その後にＭＰ３デコーダ１３５に供給されて伸長処理が施され、出力音声信号ＡＬ，ＡＲが得られる。 - 特許庁 - The moving picture decoding apparatus 100 includes a deblocking filter means applied to a video reproducing apparatus and carrying out deblocking filter processing, and a processing load detection section 200 for detecting an in-apparatus processing load including a processing load of a decoder.
動画像復号装置１００は映像再生装置に適用され、デブロッキングフィルタ処理を行うデブロッキングフィルタ手段と、デコーダの処理負荷を含む装置内処理負荷を検出する処理負荷検出部２００とを有している。 - 特許庁 - A superposition part 39 performs the more simplified and ideal alpha blending by superposing the graphic signal generated by the graphic drawing part 38 on a television video signal supplied from the decoder 37.
重畳部３９は、グラフィック描画部３８が生成したグラフィック信号を、デコーダ３７から供給されるテレビ映像信号に重畳させることで、より簡略化した、理想的なアルファブレンディングを行うことができるようになる。 - 特許庁 - In transmission, image compressed data in the first storage device are converted into a binary video image by a CPU 10, then converted into an analog video signal by a video decoder 6 and transmitted from an infrared transmission circuit 24 of a camera unit 20.
伝送に際しては、ＣＰＵ１０で第１記憶装置の画像圧縮データを２値のビデオイメージに変換したうえビデオデコーダ６でアナログビデオ信号に変換して、カメラユニット２０の赤外線送信回路２４から送信する。 - 特許庁 - To provide a superior player for playing back by proper setting as to a video CD player, without setting a erroneous playback attribute to a decoder when playback is started from the optional part in a stream.
本発明は、ビデオＣＤの再生装置に関し、ストリーム中の任意の部分からの再生開始時、誤った再生属性をデコーダに設定することなく、正しい設定で再生を行うという優れた再生装置を提供すること。 - 特許庁 - To provide an error correction coder and decoder wherein the interleaving size is increased especially on a certain coding and decoding circuit scale and the error correction capability is enhanced by repetitive decoding with respect to error correction codes.
誤り訂正符号に関し、特に一定の符号化および復号回路規模でインターリービングサイズを増やし、さらに繰り返し復号により誤り訂正能力を向上させた誤り訂正符号器及び復号器を提供する。 - 特許庁 - A video signal decoder 112 applies conversion processing to the analog video signal given to a plurality of input channels 1 to 4 and received by an object input channel being a processing object into video data.
映像信号デコーダ１１２は、複数の入力チャネル１〜４へ入力されるアナログ映像信号であって、処理対象となる対象入力チャネルに入力される映像信号に対して映像データへの変換処理を行う。 - 特許庁 - A digital signal processing section 13 is provided with a reference clock generator 131, an EFM signal decoder 132 demodulating an EFM signal inputted from a RF amplifier 12, switching circuits 133a, 133b, and a D/A converter 134.
デジタル信号処理部１３は、基準クロック発生器１３１と、ＲＦアンプ１２から入力されたＥＦＭ信号を復調するＥＦＭ信号デコーダ１３２、切換回路１３３ａ，１３３ｂ及びＤ／Ａコンバータ１３４を備えている。 - 特許庁 - In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.
しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁 - A switching unit 430 connects a decoder of a selected shared memory area to the shared register 50 in response to an applied control signal, to match the shared register to the disable area of the selected shared memory area.
スイッチング部４３０は、共有レジスタ５０を選択した共有メモリ領域のディスエーブル領域とマッチングさせるために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを共有レジスタ５０に連結する。 - 特許庁 - An encoder function for encoding switch and its state and a decoder function for inputting an output from the encoder, converting the input contents into a corresponding bit pattern for original setting and outputting the bit pattern are formed on the function board of the programmable controller.
プログラマブルコントローラの機能ボードにおいて、スイッチとその状態をコード化するエンコーダ機能、及び、エンコーダ出力を入力し対応する本来の設定用のビットパターンに変換し出力するデコーダ機能をボード上に設ける。 - 特許庁 - Based on received value selecting information CRS supplied from a control circuit 60, the element decoder 50 selects decoding received values TSR through the decoding received value selecting circuit 70 and supplies the decoding received values TSR to a soft- output decoding circuit 90.
要素復号器５０は、制御回路６０から供給される受信値選択情報ＣＲＳに基づいて、復号受信値選択回路７０により復号受信値ＴＳＲを選択し、軟出力復号回路９０に供給する。 - 特許庁 - The instruction notifies that the discontinuity in the numbering of image frames of the video sequence is intentionally performed, and the number of image frames to be given by the buffer memory are used instead of an image frame not present at a decoder.
上記の指示は、ビデオシーケンスの画像フレームの番号付けにおける不連続が意図的であることを知らせ、またバッファメモリによって与えられる数の画像フレームが、デコーダに存在しない画像フレームの代わりに使用される。 - 特許庁 - Coefficient data of orthogonal conversion blocks with the same block size can be continuously input on a decoder side and coefficient data with the same processing method is continuously input, thereby providing efficient parallel processing.
復号器側で、ブロックサイズが同一の直交変換ブロックの係数データを連続して入力することが可能となり、処理方法が同一となる係数データが連続して入力されるため、効率的な並列処理が可能となる。 - 特許庁 - Each of synchronous signal generators 60_A to 60_D provided for respective multiple ports receives a synchronous signal ENC_EN of a corresponding port from the decoder to generate a replica ENC_EN' of the synchronous signal of the port periodically after that.
複数のポートごとに設けられた同期信号発生器６０_Ａ〜６０_Ｄはそれぞれ、デコーダから対応するポートの同期信号ＥＮＣ＿ＥＮを受けると、それ以降、そのポートの同期信号のレプリカＥＮＣ＿ＥＮ’を周期的に生成する。 - 特許庁 - To provide a NOR type EEPROM flash memory in which sure data erasing operation can be performed without using negative voltage for a non- selection word line at the time of verifying over-erasing, therefore, without preparing a complex row decoder.
過消去ベリファイ時に非選択ワード線に対して負電圧を用いることなく、従って複雑なロウデコーダを用意することなく、確実なデータ消去動作を可能としたＮＯＲ型のＥＥＰＲＯＭフラッシュメモリを提供する。 - 特許庁 - Connection of booster voltage to a level conversion circuit is switched by a booster voltage connection switching means to which an output signal of a decoder circuit is input by setting up a power control circuit provided with the booster voltage connection switching means.
昇圧電圧接続切換手段を備えた電源制御回路を設け、デコーダ回路の出力信号を入力された昇圧電圧接続切換手段によりレベル変換回路への昇圧電圧の接続を切換える。 - 特許庁 - An analog signal is processed by a circuit 120 for an indicator to be analogly displayed, and a digital signal is temporarily buffered by a decoding memory 119 when a decoder 118 decodes the digital signal and displayed later than a signal from an analog camera.
アナログ信号は表示器用回路１２０で処理されアナログ表示され、デジタル信号はデコーダ１１８でデコードされる際にデコード用メモリ１１９で一時的にバッファリングされ、アナログカメラからの信号よりも遅れて表示される。 - 特許庁 - In the case of a freeze frame (freeze) command or a channel switching (channel hopping) command, a latest received frame is recorded in a frame plane of the decoder, afterwards, the frame plane is made active for display and a video plane is made inactive.
この方法は、フリーズフレーム（フリーズ）コマンド又はチャネル切換（チャネルホッピング）コマンド時に、受信された最新のフレームをデコーダのフレームプレーンに記録し、その後このフレームプレーンは表示のため活性化されビデオプレーンは非活性化される。 - 特許庁 - A decoder 5g for decoding image data inputted from a video reproducer 2 into digital signals, a DSP 5i for compressing the image data, and a PC card 5k for a radio LAN for transmitting the image data are integrated into an image transmitter 5.
画像再生装置２から入力された画像データをデジタル信号化するデコーダ５ｇと、その画像データを圧縮するＤＳＰ５ｉと、その画像データを送り出す無線ＬＡＮ用のＰＣカード５ｋとを画像送信機５に組み込む。 - 特許庁 - The second compression signal c inputted to an entropy encoder 40 and is subjected to entropy decoding and is made into a first expansion signal d which is then subjected to eADPCM decoding by an ADPCM decoder and is outputted as a second expansion signal e.
エントロピーデコーダ４０に入力された第２圧縮信号ｃは、エントロピー復号化されて第１伸張信号ｄとなり、ＡＤＰＣＭデコーダ５０によりＡＤＰＣＭ復号化されて第２伸張信号ｅとして出力される。 - 特許庁 - A demultiplexer 106 includes a buffer 105a for temporarily recording a TTS provided from the reproduction control unit 102, and provides the TTS recorded in the buffer to the TTS processing unit 105 and the decoder 108.
デマルチプレクサ１０６は、再生制御部１０２から提供されるＴＴＳを一時的に記録するバッファ１０５ａを有し、該バッファに記録されたＴＴＳを前記ＴＴＳ処理部１０５に提供すると共に、デコード部１０８に提供する。 - 特許庁 - The ALU 10 receives three signals A, B and C respectively selected by three selectors SELA, SELB and SELC as input signals, and performs a plurality of arithmetic processing according to a function control signal from a decoder 25.
ＡＬＵ１０は、３つのセレクタＳＥＬＡ、ＳＥＬＢ及びＳＥＬＣの夫々にて選択された３つの信号Ａ、Ｂ及びＣを入力信号として受け、デコーダ２５からの機能制御信号に従った複数の演算処理を行う。 - 特許庁 - To prevent malfunction immediately after the chip selection even when not only off-leak current is reduced but also leak element other than the off-leak exists in the decoder circuit of semiconductor memory device.
本発明は、半導体記憶装置のデコーダ回路において、オフリーク電流を削減するのみでなく、オフリーク以外のリーク成分がある場合でも、チップ選択直後の誤動作を防止できるようにすることを最も主要な特徴とする。 - 特許庁 - The second latch circuit 33 receives the holding signal 'holdz' from the second control circuit 32, and outputs a signal latching an output signal of the first latch circuit 12 responding to the holding signal 'holdz' to a decoder circuit 13.
第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力する。 - 特許庁 - In this case, since the soft decision Viterbi decoder 30 receives the signal after the correction by the equalizer 24, the reduction in the coding gain caused by the suppression of the signal level by the band pass filter 8 can be avoided.
このとき、軟判定ビタビ復号器３０にはイコライザ２４での補正後の信号が入力されるから、帯域制限フィルタ８による信号レベルの抑制に起因して符号化利得が低減することを回避することができる。 - 特許庁 - A decoder configured to decode data in each of the corresponding files to respective data streams is included, as well as a mixer/composer configured to combine the respective data streams into a single data stream.
対応する各ファイルに入っているデータをそれぞれのデータストリームに復号化するように構成されたデコーダが含まれているだけでなく、それぞれのデータストリームを結合して単一データストリームにするように構成されたミキサ／コンポーザも含まれる。 - 特許庁 - First and second switches are controlled by means of a decoder, a control logic and each level shifter and the waveform parts PS1-PS6 constituting the first driving signal COM1 and the second driving signal COM2 are fed in combination to a piezoelectric oscillator.
そして、デコーダ、制御ロジック、及び、各レベルシフタにより、第１スイッチと第２スイッチを制御し、第１駆動信号ＣＯＭ１と第２駆動信号ＣＯＭ２を構成する波形部ＰＳ１〜ＰＳ６を組み合わせて圧電振動子に供給する。 - 特許庁
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