「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 115 116 117 118 119 120 121 122 123 .... 141 142 次へ＞- The semiconductor memory has a memory array constituted of two or more piled-up middle memory column units MM constituted of a column unit M group consisting of two or more adjoining column units, and units of Y decoder means K connected to this column unit M group.
半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁 - To provide an image decoder for reducing deterioration in the image quality of a reproduction image, by adding a correction value corresponding to the number of aborted bits for each quantization conversion coefficient, where the number of aborted bits differs, in post quantization.
ポスト量子化において、破棄されたビット数が異なる量子化変換係数のそれぞれについて、破棄されたビット数に対応する補正値を加算することにより、再生画像の画質の低下を低減させる画像復号装置を提供すること。 - 特許庁 - When a BML browser 103 of the receiving terminal 30 receives the BML data of the broadcast wave 41 received by a data receiving part 101 is accepted, it extracts the temporary information from the BML data and outputs the temporary information to a subtitles decoder 104.
受信端末３０のＢＭＬブラウザ１０３は、データ受信部１０１が受信した放送波４１のＢＭＬデータを受け付けると、そのＢＭＬデータから一時情報を抽出し、その一時情報を字幕デコーダ１０４に出力する。 - 特許庁 - In this method and system, the pixel prediction mode to be used for video coding or a coding process is estimated, a pixel prediction mode between a video coder and decoder is communicated, and an order is set for a pixel intra-prediction mode.
本発明の実施形態は、ビデオ符号化もしくは符号化プロセスに使用される画素予測モードを推定し、ビデオ符号器及び復号器の間の画素予測モードを通信し、画素イントラ予測モードの順序付けをするための方法とシステムに関する。 - 特許庁 - Then, when the column pre-decoder circuit 320 fetches a column address signal, the circuit 320 holds a signal state in which a signal is outputted hitherto, and deactivates the signal group for the prescribed period based on this signal state and the pulse signal.
ここで、列プリデコーダ回路３２０は、列アドレス信号を取り込むに際し、それまで出力していた信号状態を保持し、この信号状態および前記パルス信号に基づき所定の期間にわたって前記信号群を非活性化する。 - 特許庁 - One program is selected from among the plural programs by performing logical operation between the noticing information and the information of interest outputted from each of the information decoder 3 and control information to output the program is outputted by a selection logic circuit 4.
選択論理回路４では、注目情報と各情報デコーダ３から出力された注目情報とを論理演算して、複数番組から一つの番組を選択し、この番組を出力させるための制御情報を出力する。 - 特許庁 - A digital output signal Dout is obtained using a delay circuit having built-in delay elements 31-1 to 31-15 and a decoder 16 based on a synthesized value D[15:0] of step signals D_0-D_15 which varies while the time elapses.
また、遅延素子３１−１〜３１−１５を内蔵した遅延回路・デコーダ１６とを用いることにより、時間が経過するのにつれて異なるステップ信号Ｄ_0〜Ｄ_15の合成値Ｄ［１５：０］を基にして、ディジタル出力信号Ｄｏｕｔを求める。 - 特許庁 - A reproduction control unit 17 controls the HDD 13 and a decoder 18, thereby causing a television receiver 5 to reproduce a video-recorded program of the reproduction target channel including the reproduction start absolute time in a video-recording time band from a position corresponding to the reproduction start absolute time.
再生制御部１７は、HDD13とデコード部１８とを制御することで、再生開始絶対時刻を録画時間帯に含む再生対象チャンネルの録画番組を、再生開始絶対時刻に対応する位置からテレビジョン受像機５に再生させる。 - 特許庁 - A decoder 9 expands the compressed image inputted via sending and receiving circuits 6 and 8, and generates a QVGA expanded image from the compressed image in the QVGA mode while generating a VGA expanded image from the compressed image in the VGA mode.
デコーダ９は、送受信回路６，８を介して入力された圧縮画像を伸張し、ＱＶＧＡモードの圧縮画像からＱＶＧＡ伸張画像を生成するとともに、ＶＧＡモードの圧縮画像からＶＧＡ伸張画像を生成する。 - 特許庁 - When all the decoding operations in the plurality of display modules are finished, a decoding end signal is output to the decoding end signal transmission line 32 from the video decoder 23, and the decoding end signal is input to a decoding start control section 15.
複数の表示モジュールにおけるデコードがすべて終了した時、映像デコーダ２３からデコード終了信号伝送線３２にデコード終了信号が出力され、このデコード終了信号はデコード開始制御部１５に入力される。 - 特許庁 - The circuit further includes a decoder circuit that applies a decoding algorithm to the first output to yield a decoded output, and a phase shift circuit that phase-shifts the decoded output such that a second phase of the data set is provided as a phase shifted output.
復号出力を生じるように第１の出力に復号アルゴリズムを適用するデコーダ回路と、データセットの第２の位相が、位相シフトされた出力として供給される復号出力を位相シフトする位相シフト回路とを含む。 - 特許庁 - When a decoder decodes data which have had start code emulation prevention data inserted, it can easily identify legitimate start codes and then can remove the start code emulation prevention data to provide the original data which are protected.
復号器は、開始符号エミュレーション防止データが挿入されているデータを復号する際、正規の開始符号を容易に特定することができ、次に、開始符号エミュレーション防止データを除去して、保護されていた元のデータを提供することができる。 - 特許庁 - When a word line corresponding to the access request from the outside is selected by using the memory subarray 11 located in the center, for example, the selector 31 at the center selects the low decoder side, and makes an external address Add select the corresponding word line.
外部からのアクセス要求時に、例えば中央に位置するメモリサブアレイ１１で対応するワード線を選択する場合には、中央のセレクタ３１はロウデコーダ側を選択し、外部アドレスＡｄｄにより前記対応するワード線を選択させる。 - 特許庁 - At this time, a voltage Vcc is supplied from the PC 2 and a supply voltage VDD to the CPU 11, memory controller 12, a memory 13, a decoder 14, a DAC 15, a headphone amplifier 16, etc., is set to a voltage which is higher than in reproduction.
このとき、ＰＣ２側から電圧Ｖｃｃが供給されて、ＣＰＵ１１、メモリコントローラ１２、メモリ１３、デコーダ１４、ＤＡＣ１５、およびヘッドホンアンプ１６等の各部への供給電圧ＶＤＤは、再生中よりも高い電圧に設定される。 - 特許庁 - Moreover, a N-type buried diffusion (BDN) layer and a P-type buried diffusion (BDP) layer are adopted to replace the contacts in the layout of conventional decoder, such that the layout can be simplified and the bump pad pitch thereof can be decreased.
また、Ｎ型埋込拡散（ＢＤＮ）層及びＰ型埋込拡散（ＢＤＰ）層を採用して従来のデコーダのレイアウトにおけるコンタクトを置換しているので、レイアウトを簡素化できるとともにそのバンプパッドのピッチを減少させることができる。 - 特許庁 - When receiving a command signal R3 denoting fast forwarding reproduction of the contents reproduced at present from the command reception section 40, the CPU 301 outputs an advertisement commercial signal CM 2 included in the read TV broadcast signal S1 to an AV decoder 60.
ＣＰＵ３０１は、指令受信部４０より現在再生しているコンテンツを早送り再生する旨の指令信号Ｒ３を受けた場合、読み込んだＴＶ放送信号Ｓ１に含まれる宣伝広告信号ＣＭ２をＡＶデコーダ６０へ出力する。 - 特許庁 - The observation device 8 observes the reproduction time of the decoded data of the decoder 6 and outputs a switch signal to a switching controller 10 when a time described in the display start information of the cell #1 from the a reproduction controller 3 arrives.
再生時刻観測器８は、ＭＰＥＧ復号器６の復号データの再生時刻を観測し、再生制御器３からのセル＃１の表示開始情報に記述されている時刻になった時に、切り替え制御器１０に切り替え信号を出力する。 - 特許庁 - To provide an erasing method of a NAND flash memory device capable of preventing the leakage current of a high voltage transistor by applying a negative voltage to the well of the high voltage transistor used as an X decoder, and correcting an eraser disturbance failure.
Ｘデコーダとして用いられる高電圧トランジスタのウェルに負の電圧を印加して高電圧トランジスタの漏れ電流を防止し、イレイザディスターバンスフェールを改善することが可能なＮＡＮＤフラッシュメモリ素子の消去方法を提供する。 - 特許庁 - To provide a data processor which is capable of reducing memories in storage capacity, reducing its power consumption, and furthermore increasing its processing in throughput as a whole, and to provide a wireless device, a decoder, a data processing method and a data processing program.
メモリの記憶容量を減少することができ、消費電力を減少することができ、更に処理全体のスループットを向上することができるデータ処理装置、無線装置、復号装置、データ処理方法及びデータ処理プログラムを提供する。 - 特許庁 - When the attribute of the packet is coincident with the attribute of the packet stored in an internal table 24, an FEC control section 23 allows the FEC decoder 22 to carry out the error correction of the packet and the FEC encoder 21 to add the error correction code to the packet.
ＦＥＣ制御部２３は、パケットの属性が内部テーブル２４に格納されるパケットの属性と一致する場合に、ＦＥＣデコーダ２２にパケットの誤り訂正を行なわせ、ＦＥＣエンコーダ２１にパケットに誤り訂正符号を付加させる。 - 特許庁 - A spectrum pattern of a speech extracted from the text conversion circuit 14 is supplied to a spectrum analyzing circuit 17 and a mouth image of the picture signal from the decoder 6 is supplied to an image recognition circuit 18 for detecting a point of time where speakers change.
さらにテキスト化回路１４で抽出される音声のスペクトラムパターンがスペクトラム解析回路１７に供給され、デコーダ６からの映像信号の口元画像が画像認識回路１８に供給されて、話者の交替の時点が検出される。 - 特許庁 - From among the programs in the ROM 111, the CPU 112 reads only a program for the decoder LSI corresponding to the kind of the input content data into a predetermined area in the SDRAM 109 correspondingly to the kind of the content data.
ＣＰＵ１１２によって、ＲＯＭ１１１内のプログラムのなかから、入力されたコンテンツデータの種類に対応したデコーダＬＳＩ用プログラムのみを、前記コンテンツデータの種類に対応して予め定められたＳＤＲＡＭ１０９内の領域に読み込む。 - 特許庁 - A DCXO 14 outputs a system clock clk as a reference signal to a phase generation circuit 5 so as to synchronize with a reference time code extracted from an MPEG decoder 12, and outputs a phase adjustment signal pase-shift at a predetermined timing.
ＭＰＥＧデコーダ１２から抽出された基準時刻コードに位相同期するようにＤＣＸＯ１４は基準信号としてのシステムクロックｃｌｋを位相生成回路５に出力すると共に、所定のタイミングで位相調整信号pase-shiftを出力する。 - 特許庁 - A first switch and a second switch are controlled by means of a decoder, a control logic and each level shifter to combine the waveform parts PS1-PS7 constituting the first driving signal COM1 and the second driving signal COM2 before being fed to a piezoelectric oscillator.
そして、デコーダ、制御ロジック、及び、各レベルシフタにより、第１スイッチと第２スイッチを制御し、第１駆動信号ＣＯＭ１と第２駆動信号ＣＯＭ２を構成する波形部ＰＳ１〜ＰＳ７を組み合わせて圧電振動子に供給する。 - 特許庁 - Each element decoder applies the element decoding to each division signal, the interleave / de-interleave sections alternately apply interleaving / de-interleaving to a plurality of the element decoding results in a lump and the repetition of the processes above performs the turbo decoding.
各要素復号器は各分割信号に要素復号を施し、インタリーブ／デインタリーブ部は複数個の要素復号結果に対してまとめてインタリーブ、デインタリーブを交互に施し、これら動作を所定回数、繰り返すことによりターボ復号を行う。 - 特許庁 - The circuits and processing techniques of various original supporting sub-systems for operating a system including memory address specification, data conversion using a common processing block, time synchronization, asynchronous buffering, the storage of video information and a parallel Huffman decoder, etc., are presented.
メモリアドレス指定、共通処理ブロックを用いたデータ変換、時間同期、非同期バッファリング、ビデオ情報の記憶、並列ハフマンデコーダ、等を含むシステムを実動化するために種々の独特が支援サブ・システムの回路及び処理技術が開示されている。 - 特許庁 - During reproducing in a forward direction, MPEG video encoder 6 re-encodes the entire reproduced image data rows equivalent to 1 GOP inputted from MPEG video decoder 5 into I picture in parallel with a processing in a displaying circuit 9 for overwriting on storage area 4a thereof.
順方向再生時、ＭＰＥＧビデオエンコーダ６は、表示回路９での処理と並行して、ＭＰＥＧビデオデコーダ５から入力された１ＧＯＰぶんの再生画像データ列を全てＩピクチャに再符号化し、その記憶領域４ａに上書きしておく。 - 特許庁 - In the method, data are recorded by over-sampling, and the entire reproduced multilevel data are decoded by decoding blocks in the data by a decoder 14 in the order of relative luminance levels of pixels in the blocks of the reproduced data.
その際、データをオーバーサンプリングで記録しておき、デコーダ１４により再生されたデータのブロック内の画素の相対的な輝度レベルの順序によって当該ブロックのデコードを行うことにより前記再生された多値データ全体のデコードを行う。 - 特許庁 - When the frequency distribution of transform coefficients is estimated, the decoder 2 calculates an approximation function (exponential function) of distribution data by removing the distribution data (σ value) of transform coefficients corresponding to low frequency components (other than DC component).
復号化装置２は、変換係数の頻度分布を推定する場合に、低周波成分（ＤＣ成分以外の低周波成分）に相当する変換係数の分布データ（σ値）を除去して、分布データの近似関数（指数関数）を算出する。 - 特許庁 - An orthogonal transformation circuit 32, a quantization circuit 36, an encoding circuit 38 and a digital watermark decoder 40 are integrated in order to make impossible an external access to a digital watermark decode and a signal compression circuit block 3 acting as the encoding circuit.
符号化回路としての電子透かしデコードおよび信号圧縮回路ブロック３は外部からのアクセスを不可能にするため、直交変換回路３２、量子化回路３６、符号化回路３８および電子透かしデコーダ４０を一体構成している。 - 特許庁 - The mode decoder 12 executes a decoding operation when the timing signal is output if an external enable signal via an enable terminal 14 is active, and outputs a mode signal corresponding to a normal operation mode if the enable signal is inactive.
モードデコーダ１２は、イネーブル端子１４を介して外部より与えられるイネーブル信号がアクティブであればタイミング信号が出力されるとデコード動作を実行し、イネーブル信号がインアクティブであれば通常動作モードに対応するモード信号を出力する。 - 特許庁 - An operational amplifier 137 provided in the decoder circuit 133 has four input differential pairs and outputs voltage for interpolating two kinds of voltage VD1 and VD2 at different voltage levels by performing calculation by inputting VD1 and VD2.
デコーダ回路１３３が有するオペアンプ１３７は、４つの入力差動対を有し、電圧レベルの異なる２つの電圧ＶＤ１及びＶＤ２を入力して演算を行うことにより、ＶＤ１及びＶＤ２を補間する電圧を出力可能である。 - 特許庁 - It converts the data into binary signals matching the pulse wave shape at the decoder 40, and further converts these binary signals into serial signals using small width pulses at the converter 50 to output from the output circuit 60 to the light source drive 90.
これをデコーダ部４０で各パルス波形に対応するパラレルな２値信号に変換し、この２値信号をパラレル／シリアル（Ｐ／Ｓ）変換回路５０で微小幅パルスを用いてシリアルに変換し、出力回路６０から光源駆動部９０に出力する。 - 特許庁 - A receiver 620 for receiving and decoding the combined and encoded signals is provided with a filter for extracting each of encoded signals and a line decoder for decoding each of encoded signals for generating original digital data signals.
結合された符号化された信号を受信し、かつ復号化するための受信機は、個々の符号化された信号を抽出するためのフィルタと、元のデジタルデータ信号を生成するために、個々の符号化された信号を復号化するためのラインデコーダとを含む。 - 特許庁 - An ID comparator 203 judges whether the ID data transmitted from a host computer match the identification data stored in a memory cell 201, and when they match, the comparator transmits access permission signals EN to an operation code decoder 204.
ＩＤコンパレータ２０３は、ホストコンピュータから送出されたＩＤデータとメモリセル２０１に格納されている識別データが一致するか否かを判定し、一致すると判定した場合には、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。 - 特許庁 - To provide a method for reading dual bit memory cells and a y- decoder system configured for reading two sides by using a multi-reference cell by reading two sides especially in reading of dual bit memory cells.
本発明の課題は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することを目的とする。 - 特許庁 - A convolution decoder 16 convolves and decodes a convolution encoding output from the side of an encoding device.
復号側では畳み込み復号化出力に付加されている誤り検査符号を用いて伝送誤りを検査した結果に応じて復号化出力を調整する際、音声復号処理が施された後の音声信号としての連続性を保つ必要がある。 - 特許庁 - The reproduced signal of the HD DVD 23 of a HD (High Definition) DVD standard by a HD DVD drive 24 is decoded by a decoder 20, and then transmitted from the video voice reproducing device 1 through HDMI (High Definition Multimedia Interface) to a TV 3 via a cable 2.
ＨＤ ＤＶＤドライブ２４によるＨＤ（High Definition） ＤＶＤ規格のＨＤ ＤＶＤ２３の再生信号は、デコーダ２０でデコードされた後、ＨＤＭＩ（High Definition Multimedia Interface）を介して映像音声再生装置１から、ケーブル２を介してＴＶ３へ伝送される。 - 特許庁 - A liquid crystal driving device 1000 supplies a reference voltage selected from 2^6 reference voltages V1 to V64 for gradation display, which a reference voltage generation circuit 100 generates, by the decoder circuit 1 to a liquid crystal device as a gradation display voltage.
液晶駆動装置１０００は、基準電圧発生回路１００が発生する2^６階調表示用の基準電圧Ｖ１〜Ｖ６４の中から、デコーダ回路１で選択した基準電圧を階調表示電圧として液晶装置へ供給する。 - 特許庁 - In the case of displaying a bar graph in the display 7, segment elements (which are recognized as a numeral '1') which are to be regarded as the bar of a vertical direction are displayed in respective numeric display parts a, b, c, d according to the driving signal (signal from a decoder 6) of the display device 7.
表示器７にバーグラフ表示する場合は、各数値表示部ａ、ｂ、ｃ、ｄにおいて縦方向のバーと見なされるセグメント要素（数字「１」と認識される要素）を表示器７の駆動信号（デコーダ６からの信号）に応じて表示させる。 - 特許庁 - This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed.
本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。 - 特許庁 - In accordance with the instruction of a control section 60, the SBR decoder 62 conducts a correcting process of the PCM data LM, up-sampling of the PCM data LM and a high frequency extending process based on the SBR data to obtain high frequency band PCM data H.
ＳＢＲデコーダ６２は、制御部６０の指示に従って、ＰＣＭデータＬＭの修正処理、ＰＣＭデータＬＭのアップサンプリングおよびＳＢＲデータに基づく高域拡張処理を行って、高域の周波数帯域のＰＣＭデータＨを得る。 - 特許庁 - To obtain a decoder for encoded digital signal in which switching of operational information and decoding operation, e.g. number of video/voice channels or encoding system, is realized without impairing encoded digital signal information by utilizing time synchronization information.
符号化ディジタル信号の復号化を行う装置において、時刻同期情報を利用することで、符号化ディジタル信号情報を損なうことなく、映像・音声チャンネル数、符号化方式等の動作情報切替及び復号処理切替を実現する。 - 特許庁 - To provide an MPEG coder for packetizing program clock reference information transmitted at transmission at a rate in response to a transmission path in advance, and to provide an MPEG decoder including a jitter suppressing apparatus when network jitter takes place in received data.
本発明は、送信時に伝送するプログラムクロックレファレンス情報をあらかじめ伝送路に応じたレートによってパケット化し、受信したデータに網ジッタが発生したときにジッタの抑圧装置を有するMPEG復号化装置を提供することを目的とする。 - 特許庁 - Thereafter, from the first positions of the detected frame, compressed data is transferred to a FIFO memory within a signal processing part (step S6), a decoder within the signal processing part is started (step S7), and reproduction is started to perform extension and reproduction of the compressed data (step S8).
その後、検出したフレーム先頭位置から、圧縮データを信号処理部内のＦＩＦＯメモリへ転送し(ステップＳ６）、信号処理部内のデコード装置を起動し(ステップＳ７）、再生を再開して圧縮データの伸張、再生を行う（ステップＳ８）。 - 特許庁 - Using static and dynamic features of a quantized vocal tract parameter, the sound source information is encoded in multiple modes, and post-processing is performed in multiple modes also on a decoder side, and it is thereby possible to improve quality in an unvoiced sound segment and a steady noise segment.
量子化した声道パラメータの静的および動的特徴を用いて音源情報をマルチモードで符号化し、復号器側においてもマルチモードの後処理を行うことによって、無声音声区間および定常雑音区間の品質を改善する。 - 特許庁 - Since a coder side transmits an external code parity bit different for each retransmission and a decoder side uses the external code parity bit different for each retransmission for the number of retransmission times to carry out external code decoding processing, the correction capability of the burst error is enhanced.
これにより、再送毎に異なる外符号パリティビットが送信され、復号側では再送回数分の異なる外符号パリティビットを用いて外符号復号化処理を行うことができるので、バースト誤りの訂正能力が向上する。 - 特許庁 - A tail bit is stored in a fixed value buffer 202, and switching of a changeover switch 203 is controlled to replace decoded information outputted from a SOVA decoder 201 with the tail bit stored in the fixed value buffer 202 in timing with decoding the tail bit.
固定値バッファ２０２にテールビットを記憶し、切替スイッチ２０３を切替制御して、テールビットを復号するタイミングで、ＳＯＶＡ復号器２０１から出力された復号情報を固定値バッファ２０２に記憶されているテールビットに置換える。 - 特許庁 - For example, the video encoder or the video decoder uses an intermediate pixel values with a dynamic range (in the unit of bits) wider than a final range to calculate a pixel value at a sub-pixel sample position (e.g. an intermediate value of 16 bits and an output value in 8 bits).
例えば、ビデオエンコーダまたはビデオデコーダは、最終的な値より広いダイナミックレンジ（ビット単位）を有する中間ピクセル値を使用して、サブピクセルサンプル位置のピクセル値を計算する（例えば、１６ビットの中間値および８ビットの出力値）。 - 特許庁 - A FUSEDATA signal indicating data held by a data node N21 of one side of a column separation data holding circuit 19 and a column address pre-decode signal generated by an address counter in the inside of an address buffer 8 are input to a decoder circuit DEC1.
カラム切り離しデータ保持回路１９の一方のデータノードＮ２１が保持するデータを示すＦＵＳＥＤＡＴＡ信号、及びアドレスバッファ８内部のアドレスカウンタが生成するカラムアドレスプリデコード信号をデコーダ回路ＤＥＣ１に入力する。 - 特許庁
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