「Decoder」を含む例文一覧(7054)
＜前へ 1 2 .... 114 115 116 117 118 119 120 121 122 .... 141 142 次へ＞- Picture data received by a terminal machine 29 for transmission and reception of a kitchen remote controller 2 is separated from the voice signal by the terminal machine 29 and is expanded (decompressed) by a picture expansion processing part 31 and is analogically converted to a video signal by a decoder 34.
台所リモコン２の送受信用端末機２９で受信された画像データは、送受信用端末機２９で音声信号と分離された後、画像伸張処理部３１で伸張（解凍）され、デコーダ３４でビデオ信号にアナログ変換される。 - 特許庁 - In an 'adjustment mode' where the image quality can be adjusted, a 1st memory unit 1.4 stores a processes still image resulting from applying reduction or trimming processing to a still image by one frame received from a decoder unit 1.2 by an image-processing unit 1.3.
画質を調整可能な「調整モード」において、第１メモリユニット１．４には、デコーダユニット１．２から入力された１フレーム分の静止画像に対して画像処理ユニット１．３が縮小或いはトリミング処理を施した加工静止画像が格納される。 - 特許庁 - An mTnT transition detector 108 determines a combination of recording lengths (mT and nT) before/after transition during transition from a mark to a space or transition from the space to the mark based on a binary signal output from a Viterbi decoder 105.
ｍＴｎＴ遷移検出器１０８は、ビタビ復号器１０５が出力する２値化信号に基づいて、マークからスペースへの遷移及びスペースからマークへの遷移に際して、遷移前後での記録長の組合せ（ｍＴ，ｎＴ）を判別する。 - 特許庁 - A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.
ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁 - If sufficient reduction of error rate is achieved or the operation is required to be sustained while resisting against reduction of the power supply voltage, only the first block 12a is used thus preventing increase of current consumption in a Vierbi decoder 1.
これにより、エラーレートの低減が十分に達成されるか、あるいは電源電圧の低減に対抗して動作を継続する必要がある場合には、第一ブロック１２ａのみを使用することでビタビ復号装置１の消費電流増大を防止できる。 - 特許庁 - The inventive decoder 2 estimates the frequency distribution of original transform coefficients based on the frequency distribution of quantized index value, generates a random number depending on the estimated frequency distribution and calculates a dequantization value by using the generated random number.
しかしながら、本復号化装置２は、量子化インデクス値の頻度分布に基づいて、元の変換係数の頻度分布を推定し、推定された頻度分布に応じた乱数を発生させ、発生させた乱数を用いて逆量子化値を算出する。 - 特許庁 - A decoder 12 develops picture data inputted from the terminal 10 in a bit map, stores it in a picture memory and supplies header information of a plural objects included in input picture information to a symbol data extracting circuit 16.
デコーダ１２は、画像入力端子１０から入力する画像データをビットマップに展開して画像メモリ１４に格納し、入力画像情報に含まれる複数のオブジェクトのヘッダ情報を象徴データ抽出回路１６に供給する。 - 特許庁 - The FB filter 22 generates the distortion of a partial response subsequent to the leading-edge ISI and a response of the ISI subsequent to a trailing-edge ISI based on a binary signal generated by the Viterbi decoder 17 and subtracts the response from the output result of the FF filter.
ＦＢフィルタ２２は、ビタビ復号器１７により生成された２値信号に基づき、前縁より後のパーシャルレスポンス応答の歪み及び後縁より後のＩＳＩの応答を生成し、その応答をフィードフォワードフィルタの出力結果から減算する。 - 特許庁 - When a setting time elapses and timer interrupt takes place, first a read start position, a read range and a read speed of the address generating circuit 32 are updated via the command decoder 30 to update the magnification/reduction rate of the magnification/reduction circuit 24.
設定時間が経過して、タイマ割り込みが発生すると、先ず、コマンドデコーダ３０を介して、アドレス発生回路３２の読み出し開始位置、読み出し範囲及び読み出し速度を更新し、拡大縮回路２４の拡大縮小倍率を更新する。 - 特許庁 - When the operation request is inputted in a buffer, a line number included in the buffer is inputted in an address selection register 42 fixedly wired to an address decoder 44 allocated to the data memory and to specify an address of a line corresponding to a line number.
バッファに演算要求を入力すると、データメモリに割り当てられていて、行番号に対応する行のアドレスを指定するアドレス復号器４４に固定配線されたアドレス選択レジスタ４２に、バッファに含まれた行番号が入力される。 - 特許庁 - In the case of connecting a call between mobile terminals 51, 52, an exchange station transmits control information to instruct use of a coding rule 1 to the mobile terminal 52 and the mobile terminal 52 selects a coding rule 1 coder 11 and a coding rule 1 decoder 12.
移動端末５１、５２間で呼を接続する際、交換局から移動端末５２に符号化則１の使用を指示する制御情報が送信され、移動端末５２では、符号化則１符号器１１、符号化則１復号器１２を選択する。 - 特許庁 - When a permission signal for a register block is given, column signals CL1-CLm generated by the Y decoder 31 are outputted successively as column signals RCL1-RCLm through NOR 331-33m and given to a sub-register block 10R.
レジスタ・ブロック用の許可信号ＲＥＮが与えられると、Ｙデコーダ３１で生成されたカラム信号ＣＬ１〜ＣＬｍが、ＮＯＲ３３_１〜３３_ｍを介して、カラム信号ＲＣＬ１〜ＲＣＬｍとして順次出力されてレジスタ・ブロック１０Ｒへ与えられる。 - 特許庁 - In the case that the TV receiver 2 is in use, the selector 35 is made to select the FM radio receiver 1, the FM broadcasting in which the traffic information is FM multiplex-broadcasted is tuned by utilizing the FM tuner 12 and it is inputted to the FM multiplex decoder 21.
ＴＶ受信機２が使用中の場合は、セレクタ３５にＦＭラジオ受信機１を選択させ、ＦＭチューナ１２を利用して交通情報がＦＭ多重放送されたＦＭ放送を選局し、これをＦＭ多重デコーダ２１に入力する。 - 特許庁 - A first serial/parallel conversion circuit 16a is arranged adjacent to the address decoder 12, a parallel/serial conversion circuit 16b is arranged adjacent to the sense amplifier 13, and further a second serial/parallel conversion circuit 16c is arranged adjacent to the write-amplifier 14.
第１のシリアル／パラレル変換回路１６ａがアドレスデコーダ１２に隣接して配置され、パラレル／シリアル変換回路１６ｂがセンスアンプ１３に隣接して配置され、さらに、第２のシリアル／パラレル変換回路１６ｃがライトアンプ１４に隣接して配置される。 - 特許庁 - Upon starting a small thumbnail image display mode, prescribed data with priority set by a priority setting part 69 are successively outputted from a storage means 70 to a decoder 71 and a display processing part 72, so that large thumbnail image data are created.
小サムネイル画像表示モード起動時に、優先度設定部６９により優先度が設定された所定のデータを記憶手段７０からデコーダ７１、表示処理部７２に順次出力しあらかじめ大サムネイル画像データを生成する。 - 特許庁 - The decoder circuit 53 calculates a prescribed capacitance value setting signal S2 to set a capacitance value of the capacitance circuit of the slave filter 52 on the basis of the capacitance value setting signal S1, and supplies the capacitance value setting signal S2 to the capacitance circuit.
デコーダ回路５３は、容量値設定信号Ｓ１に基づき、スレーブフィルタ５２の容量回路の容量値を設定するための所定の容量値設定信号Ｓ２を算出し、その容量値設定信号Ｓ２をその容量回路に供給する。 - 特許庁 - To supply a plurality of coded data to a decoder in advance so that smooth reproduction can be attained at reproduction of an edit point of compressed coded data or coded data of a plurality of programs can be decoded and reproduced at the same time.
圧縮された符号化データの編集点の再生において滑らかな再生が可能になるように、または、複数のプログラムの符号化データを復号して同時に再生できるように、あらかじめ複数の符号化データを復号装置に供給する。 - 特許庁 - A decoder group dec1 to dec3, a bus line group bus1 to bus3, and an amplifier group amp1 to amp3 are allocated to three source terminal groups sc1 to sc3 respectively, and the LCD panel is driven by the concentrated amplifier system for each group.
この３つのソース端子群ｓｃ１〜ｓｃ３の各々にデコーダ群ｄｅｃ１〜ｄｅｃ３、バス配線ｂｕｓ１〜ｂｕｓ３、アンプ群ａｍｐ１〜ａｍｐ３を一つずつ割り当て、区分毎に集中アンプ方式によりＬＣＤパネルを駆動する。 - 特許庁 - A reference signal generating part 17 inputs a CK signal from a CK input terminal 100, generates a reference signal indicating reference delay quantity corresponding to a CK period of the CK signal whenever a REF command is input from a mode decoder 11.
基準信号生成部１７は、ＣＫ入力端子１００からＣＫ信号を入力し、モードデコーダ１１からＲＥＦコマンドを入力するごとにＣＫ信号のＣＫ周期相当の基準遅延量を示す基準信号を生成する。 - 特許庁 - When transfer of image stream is performed from the memory 16 to an image decoder 18 by successively reading the descriptors from the memory 16, the transfer of image stream is controlled, upon reading the descriptor showing time information, based on this time information.
メモリ１６からディスクリプタを順次読み取って、メモリ１６から映像デコーダ１８に映像ストリームの転送を行なう際に、時間情報を示すディスクリプタを読み取ったとき、その時間情報に基づいて映像ストリームの転送を制御する。 - 特許庁 - A semiconductor memory includes a sense amplifier block sa, a pair of memory cell block mc0, mc1, a pair of word driver block wd1-0, wd1-1, a pair of decoder block dec1-0, dec1-1, and a control circuit block cnt101.
半導体記憶装置は，センスアンプブロックｓａ，一対のメモリセルブロックｍｃ０，ｍｃ１，一対のワードドライバブロックｗｄ１−０，ｗｄ１−１，一対のデコーダブロックｄｅｃ１−０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ１０１を含む。 - 特許庁 - The column decoder activates a column selection line specifying a column inputting and outputting parallel data pf 2N pieces by generating a pre-decoding signal of 2N pieces utilizing the prescribed numbers out of a plurality of bits constituting a column address.
カラムデコーダは、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して２Ｎ個のプリデコーディング信号を発生することによって、２Ｎ個の並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化する。 - 特許庁 - A weighting circuit 15 changes a soft decision result outputted from a binary encoder 14 by taking into consideration codes in the vicinity of the soft decision result, and a block turbo decoder 17 performs repetitive decoding of error correction on the basis of the changed soft decision result.
重み付け回路１５がバイナリエンコーダ１４から出力された軟判定結果を前後の符号を考慮して変更し、ブロックターボ復号器１７が変更後の軟判定結果に基づいて誤り訂正の繰返し復号を実施するように構成した。 - 特許庁 - A flag decoder discriminates the identification flags, obtains the selection signal so that the composing image signals for contour correction of image data of different images are not mixed, and generates a contour correction parameter selection signal corresponding to the identification flags.
フラグデコーダは前記識別フラグを判別し、前記異なる画像の画像データの輪郭補正用合成画像信号が混在しないように前記選択信号を得ると共に、前記識別フラグに応じて輪郭補正パラメータ選択信号を生成する。 - 特許庁 - The contents recording apparatus is configured such that an MPEG codec 108 codes contents data, stores coded data to a video recording control buffer 109, an MPEG decoder 118 decodes the coded contents data, a video processor 119 processes the decoded contents data and a display apparatus 121 displays the processed contents data.
コンテンツデータをＭＰＥＧコーデック１０８で符号化して、録画制御用バッファ１０９に保存し、さらに符号化されたコンテンツデータをＭＰＥＧデコーダ１１８でデコードし、ビデオプロセッサ１１９で処理してディスプレイ１２１で表示する。 - 特許庁 - An IEEE 1394 transmission processing section 13 creates transmission data of the IEEE 1394 format, by using an 1 bit audio data recorded using an SACD decoder 11a and the auxiliary data, and sends out the transmission data to a bus line for IEEE 1394.
ＩＥＥＥ１３９４伝送処理部１３は、ＳＡＣＤデコーダ１１ａでデコードされた１ビットオーディオデータと補助データを用いてＩＥＥＥ１３９４フォーマットの伝送データを生成し、その伝送データをＩＥＥＥ１３９４用のバスライン１に送出する。 - 特許庁 - A first decoder 13 decodes the base layer encoded data 12 to generate a base layer decoded image signal 14, and a subtractor 15 subtracts the base layer decoded image signal 14 from the original image signal to generate a difference image signal 16.
第１の復号器１３では，ベースレイヤ符号化データ１２を復号してベースレイヤ復号画像信号１４を生成し，減算器１５により原画像信号からベースレイヤ復号画像信号１４を減算して差分画像信号１６を生成する。 - 特許庁 - A vertical frequency counter 51 counts a system clock with a vertical synchronizing signal and a vertical frequency comparator 5 detects whether the count value and a vertical frequency decoded value from a decoder 54 which shows a vertical frequency match each other.
垂直周波数カウンタ５１が垂直同期信号をシステムクロックでカウントし、垂直周波数比較器５５がこのカウント値とデコーダ５４からの垂直周波数を示す垂直周波数デコード値とが互いに一致しているか否かを検出する。 - 特許庁 - After the TV broadcasting reception finishes and also the motion picture recording by a JPEG finishes, JPEG data are expanded by the decoder of the JPEG codec 36, is compressed by the encoder of the MPEG codec 34, and is converted into MPEG data.
ＴＶ放送の受信を終了し、且つＪＰＥＧでの動画記録を終了した後、ＪＰＥＧデータをＪＰＥＧコーデック３６のデコーダで伸長し、ＭＰＥＧコーデック３４のエンコーダで圧縮して、ＪＰＥＧデータをＭＰＥＧデータに変換する。 - 特許庁 - When rewriting the password, initially set and registered password data is subjected to an operation like an EXOR operation by the password decoder circuit 6 to generate internal password data, and this internal password data is stored into the internal password data register 7.
また、パスワード書き換え時には、初回に設定登録されたパスワードデータを元にパスワードデコーダ回路６により例えばＥＸＯＲ演算などの演算が行われて内部パスワードデータが生成され、これが内部パスワードデータレジスタ７に格納される。 - 特許庁 - To provide a code word extracting apparatus and method thereof capable of extracting a code word from a variable length coded data stream at a high speed, while suppressing the increase in the circuit scale and to provide a decoder, and to provide an image reproducing apparatus that uses the code word extracting apparatus.
回路規模の増大を抑えつつ高速に可変長符号化データストリームから符号語を抽出できる符号語抽出装置とその方法、この符号化抽出装置を用いた復号化装置および画像再生装置を提供する。 - 特許庁 - When non-coincidence is detected by the comparator circuit 15, the exception report of invalid operation exception is outputted by an operation exception detecting circuit 16, a select signal is prepared by a decoder 17 and according to that signal, a selector circuit 18 selects and outputs a non-numeral.
比較回路１５で不一致が検出されると、演算例外検出回路１６では、無効演算例外の例外報告を出力し、デコーダ１７で選択号を作成し、それにしたがって、選択回路１８で、非数を選択、出力する。 - 特許庁 - The number of the packed data is counted by a frequency divider 101 for write use based on a write-enabling signal WE and the control is made so that a write signal RAM-WE can be generated every four 8-bit data in a decoder 105 and a write-address counter 107 can be counted up.
ライトイネーブル信号ＷＥに基づいてライト用分周器１０１でパックしたデータ数をカウントしておき、４個ごとにデコーダ１０５でライト信号ＲＡＭ＿ＷＥが生成されライトアドレスカウンタ１０７がカウントアップされるように制御する。 - 特許庁 - The output buffers 17a and 17b have different drive capabilities, and an output changeover register 22 and a decoder 24 select either of them in advance, in matching with the load capacity of an external circuit connected to the input/output terminal 18.
出力バッファ１７ａ，１７ｂは異なる駆動能力を有し、入出力端子１８に接続される外部回路の負荷容量に合わせて、予め出力切替レジスタ２２及びデコーダ２４によって一方が選択されるようになっている。 - 特許庁 - To provide a viterbi decoder which keeps good reproduction performance even when unevenness of recording power and shapes of record marks caused by a medium characteristic and non-linear distortion of a reproduction waveform caused by a reproduction characteristic are caused when record data recoded in a recording medium is reproduced using viterbi algorithm.
従来は、ビタビアルゴリズムを用いて記録媒体に記録された被記録データの再生を行う際、媒体特性に起因する記録マーク形状の不揃いや、再生波形の非線形歪みが生じた場合、良好な再生性能を維持できない。 - 特許庁 - Thus, the power supply set-up can be executed at high speed for the address decoder/write current driver 31 of low-speed power supply set-up and to the data I/O system circuit 33, then the set-up can be executed at high speed as the whole circuit block.
これにより、電源セットアップ速度の遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して電源セットアップを高速に実行することができ、回路ブロック全体としてセットアップを高速に実行することができる。 - 特許庁 - Thus, a display time of the B picture is a time equivalent to 3 fields, data remaining in an input buffer memory at a decoder just before decoding the I picture are increased so as to increase a generated code quantity of a noted I picture.
これにより、Ｂピクチャの表示時間が３フィールドに相当する時間となり、Ｉピクチャの復号化直前でのデコーダ側入力バッファメモリに残留するデータが増大し、注目するＩピクチャでの発生符号量を多く取ることが可能となる。 - 特許庁 - To provide an audio-visual system and decoder in which, in a case where a plurality of output routes are present and synchronization processing becomes required in accordance with a combination of the plurality of output routes, a processing burden caused by delay control for the synchronization processing is reduced.
出力経路が複数存在し、複数の出力経路の組み合わせにより同期処理が必要となった場合に、同期処理のための遅延制御による処理負担を軽減するオーディオ−ビジュアルシステム及びデコーダを提供する。 - 特許庁 - One of the 2nd decoders 41 to 44 shifting the bit positions of data to be decoded one by one is selected in accordance with the data length L1 of the 1st encoded data, and the data length L2 of the 2nd encoded data is calculated in accordance with decoded data RS2 decoded by the selected 2nd decoder.
１つ目の符号化データのデータ長Ｌ１によって、復号化するデータ位置が１ビットづつずれた複数の第２の復号部の中から１つが選択され、その復号化データＲＳ２に応じて、２つ目の符号化データ長Ｌ２が算出される。 - 特許庁 - A control signal decoder 282 receives control information of the RAM 26 transmitted through a system bus 34 to generate a control signal for controlling the RAM 26, and output the generated control signal to a power-saving transition control device 40.
制御信号デコーダ２８２は、システムバス３４を介して送信されるＲＡＭ２６の制御情報を受け入れ、ＲＡＭ２６を制御する制御信号を生成し、生成した制御信号を省電力移行制御装置４０に出力する。 - 特許庁 - A slave filter 52 includes a Gm amplifier and a capacitance circuit similarly to the case with the master filter 51, sets a Gm value setting current I to its own Gm amplifier and sets a capacitance value setting signal S2 calculated by a decoder circuit 53 to its own capacitance circuit.
スレーブフィルタ５２は、マスターフィルタ５１と同様に、Ｇｍアンプ容量回路とを含み、上記のＧｍ値設定電流Ｉを自己のＧｍアンプに設定し、デコーダ回路５３で算出された容量値設定信号Ｓ２を自己の容量回路に設定する。 - 特許庁 - A row decoder 20 applies a first negative voltage to a selection word line whose data is to be erased, and applies a second positive voltage to a non-selection word line whose data is not to be erased, in a state of applying an erasure voltage to a semiconductor region when performing erasure.
ロウデコーダ２０は、消去動作時に、半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加する。 - 特許庁 - Whether or not the DMA transferred address inside an address buffer 12 is the rearrangement address is judged in a high-order address decoder 13, and when it is the rearrangement address, the conversion table 14 is referred to and the actual address of the register made to correspond to the address is outputted.
ＤＭＡ転送されたアドレスバッファ１２内のアドレスが、再配置アドレスか否かを上位アドレスデコーダ１３で判断し、再配置アドレスであれば、変換テーブル１４を参照して当該アドレスに対応付けられているレジスタの実アドレスを出力する。 - 特許庁 - A decoder requests the memory read of decompressed data necessary for the decompression of the first command stored in the cache 104, and decodes the first command based on the decompressed data, and requests the memory write of the decompressed data acquired by decoding.
デコーダは、キャッシュ104に格納された第一のコマンドの伸長に必要な既に伸長済みのデータのメモリ読出を要求し、伸長済みのデータに基づき第一のコマンドを復号し、復号によって得た伸長データのメモリ書込を要求する。 - 特許庁 - And a decoder 210 to convert the XML document to be processed into a code system to be used by this application uncompresses the XML document 120 based on description of the encoding declaration of the XML header in an XML purser 200.
そして、ＸＭＬパーサ２００において、処理対象であるＸＭＬ文書を、このアプリケーションが用いるコード体系に変換するデコーダ２１０が、ＸＭＬヘッダのエンコーディング宣言の記述に基づいて、このＸＭＬ文書１２０を解凍する。 - 特許庁 - To provide a video apparatus equipped with a digital decoder and an On-Screen Display(OSD) circuit having a memory architecture with a reduced memory size, and to provide a process for controlling the memory architecture according to an operation mode of the video apparatus.
本発明の課題は、デコーダ回路とメモリサイズが低減されたメモリアーキテクチャを有するＯＳＤ回路とを備えたビデオ装置を提供すること、ならびに、ビデオ装置の操作モードに従ってこのメモリアーキテクチャを制御するプロセスを提供することである。 - 特許庁 - A golf club head (10) is provided with: a body (16); at least one element (18) attached to the body; encoded information (12) displayed at least on the one element; and a decoder (14) for interpreting the information.
ゴルフクラブヘッド（１０）であって、ボディ（１６）と；このボディに対して付設される少なくとも１つのエレメント（１８）と；少なくとも１つのエレメント上に表示された、コード化された情報（１２）と；情報を解読するためのデコーダ（１４）と；を具備している。 - 特許庁 - The receiving terminal 3 has a demodulation part 7 and a decoder 9, is stored in a chassis 13 having a radio wave cutoff function for absorbing radio wave and the tuner part 4 is arranged near an antenna element part 1 via a coaxial cable 2 of a UHF band.
受信端末装置３は復調部７とデコーダ９を有し、電波を吸収する電波遮断機能を有する筐体１３内に格納され、チューナ部４はＵＨＦ帯の同軸ケーブル２を介してアンテナ素子部１の近傍に配置される。 - 特許庁 - In addition, the scaling code is decoded via a scaling decoder 270 of the second terminal by attaching the scaling code to the video signal in a predetermined format, and a second terminal quantization table belonging to a second terminal scaling circuit 240 is scaled.
また、スケーリング符号を所定のフォーマットで映像信号に付与することにより、このスケーリング符号を第２端末のスケーリングデコーダ２７０を経由して復号化し、第２端末スケーリング回路２４０が有する第２端末量子化テーブルをスケーリングする。 - 特許庁 - A CPU 4 detects the identification code of the specific broadcasting station which broadcasts the traffic information data from RDS data received by an antenna 1 and an RM multiplex tuner 2 and demodulated by an RDS decoder 3, and stores the identification code in a memory 5.
ＣＰＵ４は、アンテナ１およびＲＭ多重チューナ２によって受信され、ＲＤＳデコーダ３によって復調されたＲＤＳデータから交通情報データを放送している特定放送局の識別コードを検出してメモリ５に記憶しておく。 - 特許庁
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