「FIFO」を含む例文一覧(1355)

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  • A FIFO control section 40 gives an overlap flag to overlap pixel data of the FIFO memories 50, 60 to inhibit write to the FIFO memories 54, 64.
    ＦＩＦＯメモリ５０、６０のオーバラップ画素データについてはオーバラップフラグがＦＩＦＯ制御部４０により付与され、ＦＩＦＯメモリ５４、６４への書き込みが禁止される。 - 特許庁
  • Through an interface 3, character data is inputted to an FIFO 4-1 and image data is inputted to an FIFO 4-2.
    インタフェース３を介して、例えば、FIFO４−１には文字データが、FIFO４−２には画像データが、それぞれ入力される。 - 特許庁
  • FIFO MEMORY CONTROL SYSTEM AND INFORMATION DATA PROCESSOR
    ＦＩＦＯメモリ制御システム、及び情報データ処理装置 - 特許庁
  • A signal obtained by a light receiving section 22 is stored in an FIFO memory 28 via an amplifier 24, a filter 25 and an A/D converter 26.
    受光部22で得られた信号は、増幅器24、フィルタ25、A/D変換器26を経由して、FIFOメモリ28に格納される。 - 特許庁
  • To obtain a FIFO circuit in which small scale constitution can be performed.
    小規模構成が可能なＦＩＦＯ回路を得る。 - 特許庁
  • The process list is run with its input or output connected to a FIFO or some file in /dev/fd.
    プロセス list は、その入力や出力がFIFO または /dev/fd 中の何らかのファイルに接続された状態で実行されます。 - JM
  • is set, the named file is a FIFO and no process has the file open for reading.
    が設定されており、指定したファイルが FIFO でそのファイルを読み込みのためにオープンしているプロセスが存在しない。 - JM
  • By default, the mode of created FIFOs is 0666 (`a+rw') minus the bits in the
    デフォルトでは、作成される FIFO の許可モードは 0666 (`a+rw') から - JM
  • THREE-PORT FIFO DATA BUFFER HAVING MULTILEVEL CACHING
    多重レベルキャッシングを有する３ポ—トＦＩＦＯデ—タバッファ - 特許庁
  • A received ATM cell is copied and passes through a 1st FIFO 40a and a 2nd FIFO 40b respectively.
    入力されたＡＴＭセルはコピーされ、それぞれ第一ＦＩＦＯ４０ａと第二ＦＩＦＯ４０ｂを通過する。 - 特許庁
  • In an odd-numbered frame, the data S20 are added to data read from the FIFO 23 and written into the FIFO 20.
    奇数フレームではＦＩＦＯ２３から読み出されたデータにデータＳ２０が加算され、ＦＩＦＯ２４に書き込まれる。 - 特許庁
  • When this producer is popped off the fifo it causes the channel to be closed.
    このプロデューサがポップされると、チャネルがクローズします。 - Python
  • Also, when a read command is issued from an external device, the control circuit repeats the operation of reading out a flag group of one byte specified by an address from the second table to a transmission FIFO and a third table for a byte length held in a transmission FIFO length management table, and then transmits the leading one byte of the flag group stored in the transmission FIFO to the external device by a line part.
    また制御回路は、外部の装置からリードコマンドが出されると、アドレスで指定された1バイトのフラグ群を第2のテーブルから送信用FIFOおよび第3のテーブルに読み出す動作を、送信用FIFO長管理テーブルに保持されたバイト長だけ繰り返した後、送信用FIFOに格納されたフラグ群の先頭1バイトを回線部により外部の装置へ送信する。 - 特許庁
  • An FIFO 107 with DMA control having two 32 byte FIFO whose one FIFO is connected with a 32bit data bus 105 and whose other FIFO is connected with a 16bit data bus 109 and an FIFO control part including a DMA controlling function receives data from an I/O device 108 to one FIFO by DMA transfer in response to a DMA request (REQ-B).
    一方が３２ｂｉｔデータバス１０５に、他方が１６ｂｉｔデータバス１０９に接続されている２つの３２バイトのＦＩＦＯとＤＭＡ制御機能を含むＦＩＦＯ制御部を持つＤＭＡ制御付ＦＩＦＯ１０７は、ＤＭＡ要求（ＲＥＱ−Ｂ）により、Ｉ／Ｏデバイス１０８から一方のＦＩＦＯにＤＭＡ転送にてデータを受信する。 - 特許庁
  • While the picture information data is stored in the FIFO 22, a system control part outputs a FIFO output prohibiting signal to the FIFO 22 lest the picture information data is outputted to a modulation and demodulation part 21 from the FIFO 22.
    ＦＩＦＯ２２に画情報データが蓄積されている間は、当該ＦＩＦＯ２２から変復調部２１に画情報データが出力されないように、システム制御部からＦＩＦＯ２２にＦＩＦＯ出力禁止信号を出力する。 - 特許庁
  • Although the data in a transmission FIFO circuit 104 are not yet in a transmission completion state, a CPU of a host section supplies the transferred data, by taking into account the conditions of the remaining byte number n, so that the data will not be overwritten to data in the transmission FIFO circuit 104.
    まだ送信FIFO回路104内のデータが送出完了状態にはないが、ホスト部のCPUは転送されてくるデータ量は送信FIFO回路104内のデータに上書きされないように残りバイト数nの条件を考慮して供給する。 - 特許庁
  • To replace a page memory by a line buffer of a small memory capacity such as FIFO without degrading performance of a printer control device.
    プリンタ制御装置の性能を落とすことなく上記頁メモリをFIFO等の小メモリ容量のラインバッファに置き換える - 特許庁
  • The errors to be checked include failures (1040, 1044).
    チェックするエラーには、FIFOを空にすることの失敗(1040,1044)が含まれる。 - 特許庁
  • When an FIFO read enable signal P is input, the memory read control part 33 generates a memory read address and outputs it to a memory.
    メモリリード制御部33はFIFOリードイネーブル信号Ｐが入力するとメモリリードアドレスを生成してメモリに出力する。 - 特許庁
  • FIFO MEMORY READING METHOD IN IN-CIRCUIT EMULATOR AND IN-CIRCUIT EMULATOR FOR FIFO MEMORY BUILT-IN ONE-CHIP MICROCOMPUTER
    インサーキットエミュレータにおけるＦＩＦＯメモリ読出方法およびＦＩＦＯメモリ内蔵ワンチップ・マイクロコンピュータ用インサーキットエミュレータ - 特許庁
  • LARGENESS/SMALLNESS DECISION CIRCUIT AND FIFO CIRCUIT USING THE SAME
    大小判定回路およびそれを用いたＦＩＦＯ回路 - 特許庁
  • A data transferring device 1 is provided with a first-in first-out buffer (FIFO) 2 and a controller 22 for controlling the FIFO 2.
    データ転送装置１は、先入れ先出しバッファ（ＦＩＦＯ）２と、ＦＩＦＯ２を制御する制御器２２とを備えている。 - 特許庁
  • The control section 13 calculates a size of an optimum FIFO buffer area on the basis of the value of the read bit rate and decides it.
    制御部１３は、読み出したビットレートの値に基づいて、最適なFIFOバッファ領域のサイズを演算し、決定する。 - 特許庁
  • Element for queue first in/first out (FIFO) are popped.
    キュー先入れ／先出し（ＦＩＦＯ）のための要素はポップされる。 - 特許庁
  • A FIFO memory 301 delays an input signal.
    ＦＩＦＯ型メモリー３０１は入力信号を遅延させる。 - 特許庁
  • VOLUME-CHANGEABLE FIFO TYPE STORAGE APPARATUS HAVING RELEASE STATION
    放出ステーション付きの可変容量ＦＩＦＯ型貯蔵所 - 特許庁
  • SERIAL/PARALLEL CONVERSION, PARALLEL/SERIAL CONVERSION, AND FIFO INTEGRATED CIRCUIT
    シリアルパラレル変換、パラレルシリアル変換、ＦＩＦＯ一体回路 - 特許庁
  • A FIFO special file (a named pipe) is similar to a pipe, except that it is accessed as part of the file system.
    FIFO 特殊ファイル(名前付きパイプ)はパイプに似ているが、ファイルシステムの一部に関連付けられている点が異っている。 - JM
  • When a process tries to write to a FIFO that is not opened for read on the other side, the process is sent a SIGPIPE
    プロセスが、反対の読み込み側がオープンされていない FIFO を書き込みのためにオープンしようとした場合、そのプロセスにSIGPIPE - JM
  • is called on a FIFO or tape device, but should not be used outside of the implementation of opendir (3).
    が FIFO やテープデバイスに対してコールされた場合のサービス不能 (denial-of-service) 攻撃を避けるためにカーネル 2.1.126 で追加された。 しかしこれはopendir (3) - JM
  • ASYNCHRONOUS FIFO ORDER CONTROL CIRCUIT, DATA PROCESSING APPARATUS AND ASYNCHRONOUS FIFO ORDER CONTROL METHOD USED THEREFOR
    非同期ＦＩＦＯ間順序制御回路、データ処理装置及びそれらに用いる非同期ＦＩＦＯ間順序制御方法 - 特許庁
  • Mapping array communication onto a FIFO-based implementation requires complex address generators if the arrays have multiple dimensions.
    FIFOベースの実装に対するマッピングアレイ通信は、そのアレイが多次元である場合は複合アドレス発生器を必要とする。 - コンピューター用語辞典
  • The Queue module implements a multi-producer, multi-consumerFIFO queue.
    Queueモジュールは、多生産者-多消費者FIFOキューを実装します。 - Python
  • The FIFO control part 31 reads event information out of the FIFO on receiving the comparison result and supplies the information to a decoder 32a.
    これを受けてＦＩＦＯ制御部３１は、ＦＩＦＯからイベント情報を読み出してデコーダ３２ａに供給する。 - 特許庁
  • The FIFO buffer memory has the FIFO memory (11) corresponding to each of the plurality of communication channels, and, to the respective communication channels, as the FIFO memory, a plurality of memory blocks (12) are allocated.
    ＦＩＦＯバッファメモリは、複数の通信チャンネルの各々に対応するＦＩＦＯメモリ(11)を有しており、各通信チャンネルには、ＦＩＦＯメモリとして、複数のメモリブロック(12)が割り当てられている。 - 特許庁
  • In a transfer source 1, an output part 14 sequentially outputs the data read from a FIFO 11 and a FIFO 12 while alternately switching output of the FIFO 11 and the FIFO 12 to a bus line based on control of a reading control part 13.
    転送元１は、読み出し制御部１３の制御にもとづいて、出力部１４が、ＦＩＦＯ１１およびＦＩＦＯ１２の出力を交互に切り替えながらＦＩＦＯ１１およびＦＩＦＯ１２から読み出されたデータを順次バスラインへ出力する。 - 特許庁
  • The only difference between pipes and FIFOs is the manner in which they are created and opened.
    パイプと FIFO の違いは作成やオープンの方法だけである。 - JM
  • FIFOs exist until they are deleted (for example with os.
    FIFOは (例えば os.unlink() を使って) 削除されるまで存在しつづけます。 - Python
  • OUTPUT CONTROL DEVICE AND METHOD FOR FIFO MEMORY
    ＦＩＦＯメモリの出力制御装置と出力制御方法 - 特許庁
  • Information on a received frame FR is extracted and a monitoring frame FR_-MNT added to the head of the frame FR is written into a FIFO buffer 200.
    受信したフレームFRに関する情報を抽出し、フレームFRの先頭に付加した監視用フレームFR_MNTをFIFOバッファ200に書き込む。 - 特許庁
  • The other FIFO receives data with one time DMA transfer burst length, and then loads the received data in one FIFO.
    他方のＦＩＦＯは、１回のＤＭＡ転送バースト長分のデータを受信した後、一方のＦＩＦＯに受信データをロードする。 - 特許庁
  • In this case, the address FIFO 25 sequentially stores the address of write data and then outputs the address to the memory cell array 21 after the end of read operation.
    このときアドレスFIFOは、書込データのアドレスを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力する。 - 特許庁
  • To provide a bandwidth maintenance queue manager for (first-in first-out)FIFO buffer provided with another DRAM storage device for maintaining a FIFO queue.
    ＦＩＦＯキューを維持する別個のＤＲＡＭ記憶装置を含んだＦＩＦＯバッファ用の帯域幅維持キュー・マネージャを提供する。 - 特許庁
  • An image processing ASIC 52 is connected to a FIFO memory 50, and a FIFO memory 54 is connected to the image processing ASIC 52.
    ＦＩＦＯメモリ５０には画像処理ＡＳＩＣ５２が接続され、画像処理ＡＳＩＣ５２にはＦＩＦＯメモリ５４が接続される。 - 特許庁
  • To provide a FIFO memory for a packet buffer which normally operates even when a packet size of a received packet indicates an abnormal value.
    受信したパケットのパケットサイズが異常な値を示したときにも正常な動作をするパケットバッファ用FIFOメモリを提供する。 - 特許庁
  • This device is provided with a data FIFO 22 for storing data sets and a next pointer 29 having storage areas as many as in this data FIFO.
    データ・セットを格納するデータＦＩＦＯ２２と、これと同数の格納領域を有するネックスト・ポインタ２９とを備える。 - 特許庁
  • A FIFO readout circuit 20 handles a readout request made by a CPU 2 and a CPU 4 to a FIFO circuit 12.
    ＣＰＵ２およびＣＰＵ４によるＦＩＦＯ回路１２に対する読出要求は、ＦＩＦＯ読出回路２０により処理される。 - 特許庁
  • To provide a data transfer device, which reduces an area to be occupied by a FIFO on a chip and efficiently operates the FIFO.
    チップ上でＦＩＦＯの占める面積が小さく、またＦＩＦＯを効率よく動作させるデータ転送装置を提供する。 - 特許庁
  • Each FIFO device outputs a stored digital signal synchronously with the reception of the FIFO read signal.
    各ＦＩＦＯ装置はこのＦＩＦＯリード信号受信に同期させて格納したディジタル信号を出力するように構成した。 - 特許庁
  • The phase difference between a page synchronizing signal and a main scanning synchronizing signal is finely corrected by a delay adjuster 240 using 8-bit FIFO memories.
    また、ページ同期信号と主走査同期信号との位相差を８ビットFIFOメモリを用いた遅延調整器240 で細かく補正する。 - 特許庁
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