「Memory Cache」を含む例文一覧(2237)
＜前へ 1 2 .... 27 28 29 30 31 32 33 34 35 .... 44 45 次へ＞- Thus, the contents of the cache memory are repeatedly updated, and the server part is able to quickly return the cached state of the device to a host application.
これにより、キャッシュメモリの内容が繰り返し更新され、サーバ部は、キャッシュされたデバイスの状態を高速に上位アプリケーションに返答できる。 - 特許庁 - When the CPU 2 processes a branch instruction, a comparator 7 determines whether or not the instruction of a branch destination is stored in an instruction cache memory 5.
コンパレータ７は、ＣＰＵ２が分岐命令を処理するときに、命令キャッシュメモリ５に分岐先の命令が格納されているか否かを判定する。 - 特許庁 - The system performance is fixed and speeded up by providing the cache memory device to store the group of instructions and the group of data regarding system control.
システム制御に係る命令群及びデータ群を記憶するキャッシュメモリ装置を設けたことにより、システム性能が一定にかつ高速になる。 - 特許庁 - If the data is the same as that in the server 1, the processor 33 does not access the server 1 on the network 100, but reads out data from the cache memory 32.
サーバ１にあるものと同じであれば、プロセッサ３３はネットワーク１００上のサーバ１にアクセスせず、キャッシュメモリ３２からデータを読出す。 - 特許庁 - The web cache memory preserves the web page of the broken link, to which the tag is imparted and which is registered in a search database according to an instruction from the client terminal.
Webキャッシュメモリは、クライアント端末からの指示により、タグが付与され、且つ、検索データベースに登録された、リンク切れのWebページを保存する。 - 特許庁 - To select an information transmission device as a set target of management information to a cache device only with little calculation processing and a memory.
キャッシュ装置への管理情報の設定対象となる情報送信装置を少ない計算処理とメモリを用いるだけで選択可能とする。 - 特許庁 - Area setting means 81 sets a writing area, to which a predetermined amount of received data is writable, to a cache memory.
領域設定手段８１は、予め定められた量の受信データを書き込み可能な領域である書き込み領域をキャッシュメモリに設定する。 - 特許庁 - To enhance reliability, using a command for determining forcibly a data storing destination in response to a data access frequency and a condition of a using cache memory.
データのアクセス頻度、使用するキャッシュメモリの状態に応じてデータ保存先を強制的に決めるコマンドを利用し、データの信頼性を高める。 - 特許庁 - The data storage capacitance of data parts 66 and 67 in the data memory 65 is variable and this data storage capacitance is determined by cache size information.
データメモリ６５のデータ部６６，６７のデータ格納容量は可変であり、これらデータ格納容量はキャッシュサイズ情報によって決定される。 - 特許庁 - To suitably process increased recording/reproducing data without increasing the capacity of a cache memory and using a compressing/extending means.
キャッシュメモリの容量を増大することなく、また圧縮伸長手段を用いることなく、増大する記録再生用データを好適に処理すること。 - 特許庁 - a cache that stores copies of frequently used disk sectors in random access memory (RAM) so they can be read without accessing the slower disk
より遅いディスクにアクセスすることなく読まれることができるように、頻繁に使われるディスク・セクターのコピーをランダム・アクセス・メモリ（RAM）に保存するキャッシュ - 日本語WordNet - This power consumption reduction method at a chace includes determining a code placement according to which code is writable to a memory separate from the cache.
キャッシュにおける電力消費削減方法は、キャッシュとは別のメモリにどのコードが書き込み可能であるかに応じて、コード配置を決定する。 - 特許庁 - To provide a disk array device capable of acceleration in the reproducing processing, attaining the efficient utilization of a cache memory and improving reliability.
再生処理時の高速化が可能であり、キャッシュメモリの効率的な利用が図れ、信頼性が向上されるディスクアレイ装置を提供すること。 - 特許庁 - To easily constitute a processor differed in the capacity of a cache memory while simplifying the circuit configuration by use of a plurality of LSIs.
複数のＬＳＩでプロセッサを構成する際に、回路構成を簡素にしながらキャッシュメモリの容量が異なるプロセッサを容易に構成する。 - 特許庁 - To provide a data processor preventing data with high priority stored in a primary cache memory from being replaced with data with low priority.
一次キャッシュメモリに格納された優先度の高いデータが優先度の低いデータで置き換えられることを防止するデータ処理装置を提供する。 - 特許庁 - To provide program developers with useful information for program optimization in a processor system which includes a cache memory for each processor core.
プロセッサコア毎にキャッシュメモリが設けられたプロセッサシステムについて、プログラム開発者に対してプログラムの最適化に有用な情報を提供する。 - 特許庁 - Furthermore, multiprocessor system which includes the cache memory, a method for it, and a signal generation medium for storing a program, including the method are also provided.
また、上記キャッシュメモリを含むマルチプロセッサシステム、そのための方法、該方法を含むプログラムを記憶するための信号発生媒体も提供する。 - 特許庁 - When data transfer is interrupted because of power failure, the data written in the storage area is transferred again to the cache memory when the power is recovered.
停電によりデータ転送が中断した場合には、記憶領域に書き込まれているデータを、復電時にキャッシュメモリに再度転送する。 - 特許庁 - Reference image signals in the searching range are read from the cache memory 100 and written in a reference image buffer 407 to be used for searching the motion vector, and the reference image signals of blocks at positions ahead by the prescribed number of blocks in a raster order from the center block of a searching range are read from a reference image frame memory 405 and written in the cache memory 100.
キャッシュメモリ１００から探索範囲の参照画像信号を読み出して参照画像バッファ４０７に書き込み、動きベクトル探索に供すると共に、探索範囲の中心ブロックからラスタ順で所定のブロック数だけ先行した位置のブロックの参照画像信号を参照画像フレームメモリ４０５から読み出してキャッシュメモリ１００に書き込む。 - 特許庁 - A memory controller M2C determines hit or miss for an input address given from a central information processing unit CPU through a primary cache controller M1C by referring to a cache tag memory TM2-1 and a saving tag memory TM2-2, and accesses M2 when either or both of TM2-1 and TM2-2 are hit.
中央情報処理装置ＣＰＵから１次キャッシュコントローラＭ１Ｃを介して与えられた入力アドレスに対して、メモリコントローラＭ２Ｃは、キャッシュ用のタグメモリＴＭ２−１と救済用のタグメモリＴＭ２−２とを参照することでヒット又はミスを判定し、ＴＭ２−１とＴＭ２−２のいずれか又は両方がヒットした場合にＭ２をアクセスする。 - 特許庁 - In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested.
マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。 - 特許庁 - This vector computer system is provided with the vector processor issuing a vector store command including a plurality of store requests, the cache memory of the write back system provided between the vector processor and a main memory, and a write allocation determining part for generating an allocation control signal of assigning which of the write allocation system or the non-write allocation system the cache memory is operated by.
ベクトル計算機システムは、複数のストアリクエストを含むベクトルストア命令を発行するベクトルプロセッサと、ベクトルプロセッサとメインメモリとの間に設けられたライトバック方式のキャッシュメモリと、そのキャッシュメモリがライトアロケート方式で動作するか非ライトアロケート方式で動作するかを指定するアロケート制御信号を生成するライトアロケート決定部と、を備える。 - 特許庁 - When an operating system information system 100 and a waiting information processing system 200 are synchronized in order to incorporate the waiting information processing system 200 into the duplex information processing system, a cache copy means 300 copies the content of a write-back operating system cache memory 101 to a write-back waiting cache memory 201, and a main storage copy means 400 copies the content of an operating system main storage device 102 to a waiting main storage device.
待機系情報処理システム200を二重化情報処理システムに組み込むために、動作系情報システム100と待機系情報処理システム200とを同期化させる際、キャッシュコピー手段300は、ライトバック方式の動作系キャッシュメモリ101の内容をライトバック方式の待機系キャッシュメモリ201にコピーし、主記憶コピー手段400は、動作系主記憶装置102の内容を待機系主記憶装置にコピーする。 - 特許庁 - A program converting device is provided with a definition area extracting part 10 for extracting an area where writing is performed ahead of reading as a definition area in a memory area at the time of performing an input program and a cache entry designating part 20 for inserting a cache entry designation instruction for adding an entry to the cache memory before an instruction to perform write access to the definition area.
入力プログラムの実行時において、メモリの領域のうち、書込みが読出しよりも先に行われる領域を定義領域として抽出する定義領域抽出部１０と、定義領域への書込みアクセスを実行する命令の前に、キャッシュメモリに対してエントリを追加するキャッシュエントリ指定命令を挿入するキャッシュエントリ指定部２０とを備える。 - 特許庁 - The cache may also indicate which pages of memory are in use by one or more transfers, enabling a hypervisor 102 to avoid appropriating pages of memory during a transfer.
キャッシュは、メモリのページが１または複数の転送によって使用中であることも表示できることによって、ハイパーバイザ１０２が転送の間にメモリのページを占有することを防ぐことを可能にする。 - 特許庁 - In such a case, wiring connecting respective parts is shown as a shared memory path group 150, a path group 151 connecting the channel IF parts, the disk IF parts and the select logical parts and a path group 152 connecting the select logical parts and the cache memory parts.
この時各部を結ぶ配線が、共有メモリパス群150、チャネルＩＦ部およびディスクＩＦ部とセレクト論理部を接続するパス群151、セレクト論理部とキャッシュメモリ部を結ぶパス郡152として示してある。 - 特許庁 - When a radio reception signal SYN is given to a CPU 10 from a radio section 30, a sub processing section 13 stores a program to an instruction cache 13 from an external memory 40, where no access to the external memory is conducted.
無線受信信号ＳＹＮが無線部３０よりCPU１０に入力されると、副処理部１３は外部メモリ４０より外部メモリアクセスを行わないプログラムを命令キャッシュ１３に格納する。 - 特許庁 - To provide a processor system capable of executing image processing without reading twice the same data from a main memory and realizing low power consumption without having a large capacity of cache memory built-in.
メインメモリから同じデータを２度読み出さない形で画像処理を実行可能な、大容量のキャッシュメモリを内蔵させることなく低消費電力で実現できるプロセッサシステムを、提供する。 - 特許庁 - In the method for distributing the moving picture using the mobile phone 3, the mobile phone 3 utilizes a memory card 31 provided to the mobile phone 3 as a cache memory to download moving picture data and reproduces and displays the moving picture data.
携帯電話機３を用いた動画像配信方法では、携帯電話機３に備わっているメモリカード３１をキャッシュメモリとして利用して動画像データをダウンロードして再生表示している。 - 特許庁 - A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304.
並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。 - 特許庁 - To enhance use efficiency of an arithmetic register which holds store data when a store instruction to store data in a predetermined storage area on a main memory or on a cache memory is executed.
データを主記憶上やキャッシュメモリ上の所定の記憶領域へストアするためのストア命令を実行するにあたり、ストアデータを保持する演算レジスタの使用効率を向上できるようにする。 - 特許庁 - The semiconductor memory device is provided with a memory cell array which is sectioned into a plurality of banks (A, B, C, D), and a plurality of cache memories holding data of word lines and prepared for the plurality of banks respectively.
本発明の半導体メモリ装置は、複数のバンク（Ａ、Ｂ、Ｃ、Ｄ）に区分されたメモリセルアレイと、複数のバンクにそれぞれ付随しワード線のデータを保持する複数のキャッシュメモリとを備える。 - 特許庁 - When a CPU 200 issues a read request to the non-volatile semiconductor memory disk 400, a disk controller 100 can quickly return the read data from the cache memory 120 to the CPU 200.
ＣＰＵ２００が不揮発半導体メモリディスク４００へのリード要求を発行すると、ディスク制御装置１００は、キャッシュメモリ１２０からの読出データをＣＰＵ２００に高速に応答することができる。 - 特許庁 - To provide a disk array control device considering characteristics of data stored in a cache memory and a shared memory and access characteristics to these memories and having high throughput and a short response time.
キャッシュメモリ及び共有メモリに格納されるデータの特性及びこれらのメモリへのアクセス特性を考慮した、スループットが高く、かつ、応答時間の短いディスクアレイ制御装置を提供することにある。 - 特許庁 - Data size of data to be transferred by a direct memory access control circuit which performs unit data transfer using a data buffer, coincides with the predetermined data size of the unit block information in the cache memory.
データバッファを用いてユニットデータ転送を行うダイレクト・メモリ・アクセス制御回路は、転送されるべきデータのデータサイズと上記キャッシュメモリ内の上記ユニットブロック情報の上記所定のデータサイズと一致する。 - 特許庁 - A semiconductor integrated circuit is provided with a cache memory comprising a DRAM, in which plural memory cells are placed in rows at the intersections of plural word lines and plural bit lines and microprocessors.
半導体集積回路１１は、複数のワード線と複数のビット線との各交差部分に複数のメモリセルが行列状に配設されたＤＲＡＭから成るキャッシュメモリ１５と、マイクロプロセッサ１３とを備えている。 - 特許庁 - A memory control part 14 outputs a CTR signal to a bus controller 10, when a cache is miss-hit, and the control part 12 tries to access an external bus 200, via the memory control part 14.
キャッシュがミスヒットした場合、メモリ管理部１４は、バスコントローラ１０に対しＣＴＲ信号を出力し、制御部１２は、該メモリ管理部１４を介して、エクスターナルバス２００をアクセスしようとする。 - 特許庁 - The bilevel array is used for storing data required to have high speed and reliability, such as BIOS of a personal computer and data stored in a cache memory, in which the read-out speed is essential such as, storing an operation code of a system, including a memory device.
一方、バイレベルアレイは、例えばパーソナルコンピュータのＢＩＯＳのような読出しの高速性および信頼性を必須とするデータおよびキャッシュメモリに記憶されるデータの記憶に使われる。 - 特許庁 - To provide an image processing apparatus capable of improving the drawing speed by averting the caching of texture data from an external memory to a cache memory which can interrupt the high-speed operation of texture mapping.
テクスチャ・マッピングの高速化の妨げになる外部メモリからキャッシュメモリへのテクスチャデータのキャッシングを避け、描画速度の向上を図ることができるようにした画像処理装置を提供する。 - 特許庁 - In the multiprocessing system including a plurality of processor cores operated based on coherent multiprocessing, each core includes a cache memory for storing local copies of data values in a coherent memory area.
コヒーレント多重処理に基づいて動作する複数のプロセッサコアを含む多重処理システムにおいて、それぞれのコアはコヒーレントメモリ領域内のデータ値のローカルコピーを格納するキャッシュメモリを含んでいる。 - 特許庁 - To cause an integrated-memory graphics display device to control the display access of a graphics processor in a manner that matches the cache mode of a CPU, thereby improving the efficiency of accessing graphics memory, and enhancing animation picture quality.
メモリ統合型のグラフィックス表示装置において、ＣＰＵのキャッシュモードに適応してグラフィックスプロセッサの表示アクセスを制御し、グラフィックスメモリのアクセス効率を改善し、動画の画質を向上させる。 - 特許庁 - The presence/absence of an uncorrectable error is detected for reply data RD0 outputted from a main memory upon a cache mistake, and additional information indicating a result of the detection and the main memory is added.
キャッシュミスのときに、メインメモリから出力されるリプライデータＲＤ０に対して、訂正不能なエラーの有無を検出すると共に、該検出の結果とメインメモリとを示す付加情報を付加する。 - 特許庁 - To allow a memory access outputted by any one of processor units to be easily monitored by another cache by using an interconnection network, and simplify a circuit for determining a transmission destination of an access request to a memory mapped register.
いずれかのプロセッサユニットが出力するメモリアクセスをインタコネクトネットワークを用いて他のキャッシュが簡単に監視でき、さらに、メモリマップドレジスタへのアクセス要求の送出先を決定する回路を簡単化する。 - 特許庁 - After compressing a page of image, the compressed image in the spool memory area 5 or the compressed image in the cache memory area 6 referred by the reference information is decompressed at a decompressing section 7.
１ページ分の圧縮後、スプール記憶領域５内の圧縮画像あるいは参照情報で参照されるキャッシュ記憶領域６内の圧縮画像を伸張部７で伸張し、出力する。 - 特許庁 - In a system wherein a memory has a hierarchical structure, when detection of the leading address of a main memory is started after occurrence of a cache mistake, an instruction to detect the leading address of the main memory is detected and an arithmetic unit is switched to a first low power mode.
メモリが階層構造となっているシステムにおいて、キャッシュミスが生じた後、メインメモリの先頭アドレスの検出に入った時に、メインメモリの先頭アドレスを検出する命令を検出して演算器を第１の低電力モードに切り替える。 - 特許庁 - When the power supply from the outside is resumed while the power supply from the battery is fed, the data of the memory 152 are used as they are, and when the battery is consumed, the cache memory is restored with the data of the memory 153.
バッテリからの電源が供給されているうちに外部からの電源供給が再開すれば、そのままキャッシュメモリ１５２のデータを使用し、バッテリが消耗していた場合には不揮発性メモリ１５３のデータによってキャッシュメモリを復元する。 - 特許庁 - The cache memory device which temporarily stores data stored in a main memory rewrites an effective bit of a flag memory corresponding to the entry line of an invalidation scheduled entry address so as to indicate the invalidation of the entry line of the invalidation scheduled entry address.
本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置は、無効化予定エントリアドレスのエントリのラインに対応するフラグメモリの有効ビットを、無効化予定エントリアドレスのエントリのラインを無効化する旨を示すように、書き換える。 - 特許庁 - The processor generates connection information related with connection currently established in network communication, and the network timer management device controls the cache of the timer information in the cache memory 203 based on the connection information.
処理装置は、ネットワーク通信において現在確立されているコネクションに関するコネクション情報を生成しており、ネットワークタイマ管理装置は、このコネクション情報に基づいて、キャッシュメモリにおけるタイマ情報のキャッシュを制御する。 - 特許庁 - On the basis of an SCSI message 20 sent from an SCSI adapter 6 through an SCSI bus 7, the cache controller 12 can switch the control mode of discharging operation of data held in the cache memory 11 for each of data.
キャッシュ制御装置１２は、ＳＣＳＩアダプタ６からＳＣＳＩバス７を介して送られてきたＳＣＳＩメッセージ２０に基づいて、キャッシュメモリ１１で保持されるデータの追い出し動作の制御モードをデータごとに切り替えることができる。 - 特許庁 - The data processing apparatus comprises a processor operable to execute a sequence of instructions and a cache memory having a plurality of cache lines operable to store data values for access by the processor when executing the sequence of instructions.
一連の命令を実行するように動作可能なプロセッサと、該一連の命令を実行する際の該プロセッサによるアクセスのためのデータ値を格納するように動作可能な複数のキャッシュラインを有するキャッシュメモリと、を備える。 - 特許庁
