「Memory Cache」を含む例文一覧(2237)
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第2の制御手段220は、キャッシュ記憶手段230を有し、COBOLプログラム210からリレーショナルデータベース110のテーブルに対してREAD命令が出されたとき、テーブルに対する1回目のREAD命令であれば、第1の制御手段120を通じてテーブルを取得してキャッシュ記憶手段230に記憶すると共にテーブルの1つ目のレコードをCOBOLプログラム210に返却する。 - 特許庁 - When data recording processing is executed, flash cache request output and reception of a response for confirming presence of data which is already stored in a cache memory on the HDD side, however, not yet recorded to a disk itself are executed and the data already recorded in the disk is erased from a memory on the device side on condition of reception of the response.
データ記録処理実行時に、ＨＤＤ側のキャッシュメモリに格納済みであるがディスク自体に対する記録が済んでいないデータの有無を確認するフラッシュキュッシュ要求出力および応答受信を実行し、応答受信を条件としてディスク記録済みデータを装置側メモリから消去する。 - 特許庁 - Disclosed is the control method for the ARP cache memory, and a router has the ARP cache memory in which storage areas for ARP data of respective terminals belonging to virtual LANs are set by virtual LANs, an area information storage section stored with property information on the storage areas of the virtual LANs, and a processing section.
ＡＲＰキャッシュメモリの制御方法であって、ルータは、前記仮想ＬＡＮ毎に当該仮想ＬＡＮに属する各端末のＡＲＰデータの記憶領域が設定された前記ＡＲＰキャッシュメモリと、前記仮想ＬＡＮ各々の前記記憶領域の属性情報が記憶された領域情報記憶部と、処理部と、を有する。 - 特許庁 - This device has dedicated magnetic disk devices 7f and 7g for temporarily holding data which are read into a cache memory 31 or data to be directly recorded in a logic unit 6 without being held in the cache memory 31 when recording data in the logic unit 6 and a controller 8 for controlling the dedicated magnetic disk devices 7f and 7g.
論理ユニット６へデータ記録時に、キャッシュメモリ３１に読み込まれたデータ或いはキャッシュメモリ３１に保持されることなく直接論理ユニット６へ記録されるデータを一旦保持するための専用磁気ディスク装置７ｆ、７ｇと、専用磁気ディスク装置７ｆ、７ｇを制御するコントローラ８とを有することを特徴とする。 - 特許庁 - In a comparator circuit 208, at the time of the hit judgement of a way when the processor of a certain section accesses a shared cache memory, only the way allocated beforehand corresponding to active signals outputted when the processor accesses the shared cache memory among the ways in a set specified at the time of access is the object of the hit judgement.
比較回路２０８は、ある区画のプロセッサが共有キャッシュメモリにアクセス時のウェイのヒット判定時に、アクセス時に指定されたセットにおけるウェイのうちプロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てたウェイのみをヒット判定の対象とする。 - 特許庁 - In a storage device, a write-back processing part 45 secures a parity buffer region 52 on a cache memory 28 to generate new parity at the occurrence of a write-back request of writing back new data on the cache memory 28 in a disk device taking redundant configuration of the RAID 5, and then writes new data and new parity in a corresponding disk device.
ライトバック処理部４５は、キャッシュメモリ２８上の新データをＲＡＩＤ５の冗長構成をとるディスク装置に書戻す書戻し要求発生時に、キャッシュメモリ２８上にパリティバッファ領域５２を確保して新パリティを生成した後に、新データ及び新パリティを対応するディスク装置に書き込む。 - 特許庁 - This device is equipped with the cache memory of the copy back system, a VRAM 3 which stores data to be displayed, and a means which generates a signal synchronized with the vertical synchronizing signal of display and writes the data of the cache memory to the VRAM 3 by using as a trigger a signal synchronized with the vertical synchronizing signal of display.
コピーバック方式のキャッシュメモリと、表示するデータを記憶するＶＲＡＭ３と、表示の垂直同期信号に同期した信号を発生する手段を備え、表示の垂直同期信号に同期した信号をトリガーとして、キャッシュメモリのデータをＶＲＡＭ３に書き込む構成の描画装置とする。 - 特許庁 - A cache memory 100 having an auxiliary address array 120 for storing a copy of a part of an address array 110 and an auxiliary data memory 140 for storing a copy of a part of a data memory 130 detects the non-coincidence of contents between both the memories 130, 140 by a comparator 172.
アドレスアレイ１１０の一部のコピーを保持する補助アドレスアレイ１２０と、データメモリ１３０の一部のコピーを保持する補助データメモリ１４０とを有し、比較器１７２によってデータメモリ１３０と補助データメモリ１４０との内容の不一致を検出する。 - 特許庁 - The packet analyzing part 1 retrieves the associative storage memory 4 with the packet identification information, reads the layer 4 header information from the cache memory 5 corresponding to the retrieval result and overwrites the layer 4 header information in a high-speed small capacity memory 3 in the case of an intermediate or final fragment packet.
パケット解析部１は中間または最終フラグメントパケットの場合、パケット識別情報にて連想記憶メモリ４を検索し、その検索結果に対応するキャッシュメモリ５からレイヤ４ヘッダ情報を読出し、高速小容量メモリ３に上書きする。 - 特許庁 - To provide a computer system with which a cache memory with high hit rate and also with less overhead of access even with small capacity is given to a storage medium using a flash memory as a main medium, writing to the flash memory is quickened and writing frequencies are reduced.
フラッシュメモリを主媒体とする記憶装置に小容量でもヒット率が高く、アクセスのオーバーヘッドも少ないキャッシュメモリを付与することが可能になり、フラッシュメモリへの書き込みを高速化し、書き換え回数も低減させることが可能なコンピュータシステムを提供する。 - 特許庁 - To provide a memory controller and a memory control method for shortening the execution time of a storage operation in a storage medium even when a series of write data having relationship to specific write data are discontinuously temporarily stored in a cache memory.
特定の書込データとの間に関連性を有する一連の書込データがキャッシュメモリに不連続に一時記憶された場合であっても、記憶媒体への記憶動作の実行時間を短縮させることが可能なメモリ制御装置及びメモリ制御方法を提供する。 - 特許庁 - In the case of reading out data from a system memory 128 to be written in a device arranged along a PCI bus, bus traffic between the PCI bus and a cache memory 126 is monitored, the characteristics of the device are judged and a method for managing data within the range of the memory 126 is changed in accordance with the judged result.
ＰＣＩバスに沿って配置される装置へシステム・メモリからデータを読み取る時、ＰＣＩバスとキャッシュ・メモリの間のバス・トラフィックを監視して、当該装置の特性を判断し、それに応じてキャッシュ・メモリの範囲内でデータを管理する方法を変更する。 - 特許庁 - This data managing method is provided with a step for identifying the generation of a request to data in a system memory from a device and the absence of the requested data in a data storage area 204 of a cache memory 128 at present and a step for reading data out of a system memory to the data storage area 204.
デバイスによるシステム・メモリのデータ要求が発生し、要求されたデータが現在キャッシュ・メモリ１２８のデータ記憶領域２０４に存在しないことを識別するステップと、システム・メモリからデータ記憶領域２０４にデータを読み出すステップを備える。 - 特許庁 - The cache memory control circuit includes a plurality of counters 32a-32d and 34a-34d, which are provided for each of sets 21a-21d and memory spaces A and B, to count data of a corresponding memory space stored in a corresponding set.
キャッシュメモリ制御回路は、それぞれがセット２１ａ〜２１ｄ毎及びメモリ空間A及びB毎に設けられ、それぞれが対応するセットに対応するメモリ空間のデータがいくつ格納されているかをカウントする複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄを有する。 - 特許庁 - A cache controller includes a hit rate acquisition means for determining whether programs requested by a processor have been prefetched to a cache memory to acquire a hit rate, and a prefetch control means for specifying a program requested by the processor when the hit rate falls below a predetermined threshold and prefetching the program to the cache memory before the next period when the hit rate is expected to fall below the predetermined threshold.
キャッシュ制御装置において、プロセッサによる要求プログラムが、キャッシュメモリにプリフェッチされているかどうかを判定し、ヒット率を取得するヒット率取得手段と、該ヒット率が所定の閾値を下回った際に前記プロセッサが要求したプログラムを特定し、該プログラムをヒット率が前記所定の閾値を下回る次の推定周期より前に、前記キャッシュメモリにプリフェッチするプリフェッチ制御手段とを有する。 - 特許庁 - This disk array controller provided with a channel IF part, a disk IF part, a cache memory part and a shared memory part and plural disk array control units to read/write data, has a mutual coupling network to connect the shared memories in the plural disk array control units and a mutual coupling network to connect the cache memory parts in the plural disk array control units are provided.
チャネルＩＦ部と、ディスクＩＦ部と、キャッシュメモリ部と、共有メモリ部とを有し、データのリード／ライトを行うディスクアレイ制御ユニットを、複数ユニット有するディスクアレイ制御装置において、複数のディスクアレイ制御ユニット内の共有メモリ部間を接続する相互結合網と、複数のディスクアレイ制御ユニット内のキャッシュメモリ部間を接続する相互結合網を有する。 - 特許庁 - This access controller controlling access to a data memory has: a means storing a plurality of attributes (ATi) for defining a right of the access to the data memory (DMEM); cache memories (CMEM, CMC) storing a prescribed number of attributes; and a synchronous attribute retrieval circuit (ASC2) retrieving the attribute inside the storage means (DMEM, ATMEM) when the attribute is absent inside the cache memory.
データメモリ（ＤＭＥＭ）へのアクセスの権利を定義する複数の属性（ＡＴｉ）を保存する手段と、所定の数の属性を保存する本発明に係るキャッシュメモリ（ＣＭＥＭ、ＣＭＣ）と、キャッシュメモリ内に属性がない場合は属性を保存手段（ＤＭＥＭ、ＡＴＭＥＭ）内で検索する同期属性検索回路（ＡＳＣ２）とを備えたデータメモリへのアクセスを制御するアクセス制御装置。 - 特許庁 - A table 250 stores data for cache management including a first variable showing the range of dirty data among data cached in a cache memory 104 and a second variable showing the range of snap data to be written in a backup LDISK11b.
テーブル２５０は、キャッシュメモリ１０４にキャッシングされたデータのうちのダーティデータの範囲を示す第１の変数と、バックアップＬＤＩＳＫ１１ｂに書き込まれるべきスナップデータの範囲を示す第２の変数とを含むキャッシュ管理用データを保持する。 - 特許庁 - In this disk array device, a storage control device 100 controls the residence or non-residence of data relevant to jobs within the cache memory 130 on the basis of cache residence information issued for a job processed in a server 300.
ディスクアレイ装置において、ストレージ制御装置１００は、サーバ３００で処理されているジョブに関連して発行されたキャッシュ常駐化情報に基づいて、キャッシュメモリ１３０内のジョブに関連するデータの常駐化または非常駐化を制御する。 - 特許庁 - Thus, data which is read from the memory 2 and used only once, or data, which is never used after continuous use, is not registered in the primary cache 33, and data whose frequency of use is low is not registered in the primary cache 33.
これにより、メモリ２から読み出されて１度だけ使用されたデータ、あるいは連続して使用された後に全く使用されないデータは、１次キャッシュ３３に登録されず、使用頻度の低いデータが１次キャッシュ１３３に登録されることが少なくなる。 - 特許庁 - Upon the receipt of a name of an apparatus that is a target of name resolution, a DNS cache control section uses the DNS cache memory 221 to search relevant entry, and when the TTL is greater than the value "0", the IP address is used for a result of the name resolution.
ＤＮＳキャッシュ制御部は、名前解決の対象となる装置の名前を受け取ると、ＤＮＳキャッシュメモリ２２１で該当するエントリを検索し、そのＴＴＬが値「０」よりも大きい場合にはそのＩＰアドレスを名前解決の結果とする。 - 特許庁 - The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.
ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁 - When the depression button 42 is depressed, data stored in the cache memory 34 are written in a disk 32, so that it is possible to physically synchronize a disk and a cache, and that even when a USB hard disk 20 is removed, it is possible to maintain data without performing any unmount operation.
押しボタン４２が押下されたときに、キャッシュメモリ３４に記憶されているデータをディスク３２に書き込むことでディスクとキャッシュの物理的な同期をとり、アンマウント操作せずにＵＳＢハードディスク２０を取り外してもデータを保全する。 - 特許庁 - Using a shared cache 320 inside the same memory space, a plurality of page conversion processing threads 312 reuse a conversion result of another page conversion processing thread 312 inside the shared cache 320 without performing inter-process communication.
複数のページ変換処理スレッド３１２は、同じメモリ空間内にある共有キャッシュ３２０を利用することで、プロセス間通信を行うことなく、共有キャッシュ３２０内にある他のページ変換処理スレッド３１２の変換結果を再利用する。 - 特許庁 - a virtual-physical conversion table for converting a virtual address in one volatile cache memory among the volatile cache memories into a physical disk address pointing a storage location in the hard disk without interposing the actual address is stored in the hard disk 102.
ハード・ディスクには、揮発性キャッシュ・メモリのうちの１つの揮発性キャッシュ・メモリ内の仮想アドレスを実アドレスを介さずにハード・ディスク内の記憶場所を指す物理ディスク・アドレスに変換するための仮想−物理変換テーブルが格納されている。 - 特許庁 - To guarantee the consistency of cache data based on a directory system in simple configuration without lowering the performance of a multiprocessor system concerning the system in which plural processors and a shared memory are mutually coupled and the respective processors locally have cache memories.
本発明は、複数のプロセッサと共有メモリが相互に結合され、各々のプロセッサがキャッシュメモリをローカルに持つマルチプロセッサシステムにおいて、ディレクトリ方式によるキャッシュデータの一貫性を、システムのパフォーマンスを下げることなく、簡易な構成で保証する。 - 特許庁 - The program 1 acquires the physical position necessary to release resident by comparing resident control information 7 of dynamic cache resident mechanism with information of the volume catalog to delete spaces remaining on the cache memory.
また、常駐管理ユティリティプログラム１は、動的キャッシュ常駐化機構常駐管理情報７とボリューム目録の情報とを比較することにより、常駐解除に必要である物理的な位置を取得し、キャッシュメモリ上に残留する領域を削除する。 - 特許庁 - A cache control part 111 determines whether or not each divisional data that is a division of vector data requested by the memory request along cache line boundaries of a data array 112 has been stored in the data array 112.
キャッシュ制御部１１１は、上記メモリリクエストによって要求されたベクトルデータをデータアレイ１１２のキャッシュライン境界で分割することにより得られる分割データ毎に、その分割データがデータアレイ１１２に格納されているか否かを判定する。 - 特許庁 - To secure reliability when controlling data input/output by achieving block data protection (LA/LRC(Longitudinal Redundancy Check)) and Cache dual write of (user data, control data), in a storage control apparatus having a battery backup memory being an integration of CS/DS (Code Storage/Data Storage) and a cache.
ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。 - 特許庁 - To accelerate a processing speed at the time of read and write by improving the use efficiency of a cache memory by setting a cache area to a segment of optimum segment size reflected with logical features at the time of actual reading/writing from a host computer to a disk.
実際にホストコンピュータがディスクに読み書きを行う際の論理的な特徴を反映させた最適なセグメントサイズのセグメントにキャッシュ領域を設定してキャッシュメモリの使用効率を上げ、リード時及びライト時の処理速度を向上させる。 - 特許庁 - A cache memory control system is provided with a controlling part that detects a plurality of cache memories to which different segment sizes are allocated and an access unit in I/O processing from the host device and selects an optimum segment size for the access unit.
キャッシュメモリ制御システムは、異なるセグメントサイズが割り当てられた複数個のキャッシュメモリ及び、上位装置からのＩ／Ｏ処理におけるアクセス単位を検出し、当該アクセス単位に最適なセグメントサイズを選択する制御部を備えている。 - 特許庁 - Therefore, when the programs differing in execution level are executed while switched, the capacity of the cache memory can properly and substantially be allocated by the programs of the respective execution levels to increase the cache hit rates of the respective programs.
従って、実行レベルが異なる複数のプログラムが交互に切換わりながら実行される際には、各実行レベルのプログラム毎にキャッシュメモリの容量を適切な容量に実質的に割り振ることが可能となり、各プログラムでのキャッシュヒット率が高くなる。 - 特許庁 - The use of the external SSD array as the WB cache memory makes the DAS system completely cache-coherent without significantly increasing the complexity of the DAS system and without increasing a bandwidth used for performing a caching operation.
ＷＢキャッシュ・メモリとして外部ＳＳＤアレイを使用することにより、ＤＡＳシステムの複雑さを大幅には増やさず、キャッシング動作の実行に利用される帯域幅の量を増やさずに、ＤＡＳシステムが完全にキャッシュ・コヒーレントにすることが可能になる。 - 特許庁 - A cache memory 14 is provided with not only a cache area 141 but also an immediate data area 143 in which immediate data transmitted from a host computer 20 in such a form that the data is added to a command are temporarily stored.
キャッシュメモリ１４には、キャッシュ領域１４１以外に、ホストコンピュータ２０からコマンドに付加された形式で送られてくるＩｍｍｅｄｉａｔｅ Ｄａｔａを一時的に格納するＩｍｍｅｄｉａｔｅ Ｄａｔａ領域１４３が設けられている。 - 特許庁 - An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.
アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁 - Especially, when the obtained block number is different from the block number stored in the block number storing part 90, the data stored in the cache memory 80 are stored in a corresponding area in a non-volatile memory 70.
特に、求めたブロック番号と、ブロック番号記憶部９０に記憶しておいたブロック番号とが異なる場合には、キャッシュメモリ８０に記憶されているデータを不揮発性メモリ７０内の対応するエリアに記憶させる。 - 特許庁 - The instruction controller 10 decides whether or not there is free space in an instruction buffer storing instruction fetch data received from an L1 cache memory storing frequently used data that are stored in a main memory.
開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するＬ１キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。 - 特許庁 - To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration.
メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。 - 特許庁 - To eliminate possibility that the cash hit ratio of a task is lowered owing to processing of another task in a computer system having a microprocessor which performs parallel processing of a plurality of tasks, a cache memory and a main memory.
複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 - 特許庁 - When the memory directory entry is to be considered invalid after the access by the time base signal, an attempt of any address translation using the memory directory entry also causes a cache miss.
当該メモリ・ディレクトリ・エントリがタイム・ベース信号によるアクセスの後に無効であると見なすべきであれば、当該メモリ・ディレクトリ・エントリを使用する、如何なるアドレス変換の試みもキャッシュ・ミスを生じさせることになろう。 - 特許庁 - The function of putting in and out digital cache or the condition for directly connecting to a bank and other portal sites or homepages are written in the magnetic memory card or memory chip of one card by a means readable by computer (this card is called all-net card).
一枚のカードに、電子マネーを出し入れする機能や、銀行やその他のポータルサイトやホームページに直結するための条件をコンピューターが読み取り可能な手段で磁気やメモリーカードやメモリーチップに書き込む。 - 特許庁 - Then, all write processes to the volume A and the mirror volume B are cached in memory by using a means for redirecting them onto the memory, and, at shutdown, only the cache of the mirror volume B is written to the secondary storage device.
この時、ボリュームＡとミラーボリュームＢへの全ての書込み処理をメモリ上にリダイレクトする手段を用いてメモリ上にキャッシュしておき、シャットダウン時にミラーボリュームＢのキャッシュのみを二次記憶装置に書込む。 - 特許庁 - An effective address cache reads out a value corresponding to a second subset of the higher-order bits of a memory address corresponding to a first subset of a plurality of the higher-order bits and the lower-order bits of a plurality of memory addresses accessed over recent periods.
有効アドレス・キャッシュが、複数の最近アクセスされたメモリ・アドレスの複数の上位ビット、及び前記下位ビットの第１サブセットに対応したメモリ・アドレスの上位ビットの第２サブセットに対応する値を読み出す。 - 特許庁 - Among the video image data v2 recorded in the cache memory 3, only the video image data of a frame coping with a set reproduction speed is transmitted into a buffer memory 4 and is recorded as a video image data v3 with an order for reproduction.
キャッシュメモリ３に記録されている映像データｖ２のうち、設定された再生速度に対応するフレームの映像データのみがバッファメモリ４に転送され、再生用の順序で映像データｖ３として記録される。 - 特許庁 - When executing a command from a host device, the controller reads address information to be used for executing the command from the NAND memory 30 to the address information cache 461 and performs read/write on the NAND memory 30.
コントローラは、ホスト装置からコマンドの実行時に、コマンドの実行に使用するアドレス管理情報をＮＡＮＤメモリ３０からアドレス情報キャッシュ４６１に読み出して、ＮＡＮＤメモリ３０に対してリード／ライトを実行する。 - 特許庁 - A data converter is mounted with a storage device (memory or the like) for storing data; an address generating means (and/or detailed address arithmetic means) for access to the memory; a primary storage means (cache) for storing data from the memory; and a decision means for deciding whether a memory access address matches with an address of the primary storage means storing the data.
データ保存として記憶装置（メモリ等）、メモリへアクセスする為のアドレス生成手段（及び又は詳細アドレス演算手段）、メモリから出たデータを保存する為の一次記憶手段（キャッシュ）、メモリアクセス用アドレスと一次記憶手段に入っているデータのアドレスが一致するかを判定する為の判定手段を搭載する。 - 特許庁 - The memory controller including a cache memory for temporarily storing signals transmitted/received between a microprocessor and a main storage device includes an access analysis device for analyzing the existing rate of each of access system signals transmitted/received between the microprocessor and the main storage device, and a memory reconfiguring device for reconfiguring the rate of the cache memory area based on signals output from the access analysis device.
マイクロプロセッサと主記憶装置の間で送受信される信号を一時的に記憶するキャッシュ・メモリを備えたメモリ・コントローラにおいて、 前記マイクロプロセッサと前記主記憶装置の間で送受信される各アクセス方式の信号がそれぞれどのような割合で存在するか解析するアクセス解析装置と、 このアクセス解析装置から出力された信号に基づいて、前記キャッシュ・メモリの領域の割合を再構成するメモリ再構成装置と を備える。 - 特許庁 - To provide a cache system and a cache control method therefor that, when a fault is detected during the execution of a microcode, achieve the improvement of instruction rewrite success rate by writing data contents executed with a microcode preceding the microcode in execution back into a cache memory, in a processor that unwinds an instruction code into the microcodes to execute it.
命令コードをマイクロコードに展開して実行するプロセッサにおいて、マイクロコード実行中に障害を検出した場合、当該マイクロコードに先行するマイクロコードにより実行されたデータ内容をキャッシュメモリに書き戻す事により、命令リトライ成功率の向上を実現するキャッシュシステムとそのキャッシュ制御方法を提供する。 - 特許庁 - In an interruption supporting block 20 as an interruption supporting circuit device, interruption to occur is predicted by an interruption predicting part 24, and data to be used for the interruption processing of the predicted interruption are read from a main memory 30 via a memory interface 27, and stored in an incorporated cache memory.
割り込み支援回路装置としての割り込み支援ブロック２０において、割り込み予測部２４により、発生する割り込みを予測して、その予測された割り込みの割り込み処理に用いるデータをメモリインタフェース２７を介してメインメモリ３０から読み出して内蔵のキャッシュメモリに記憶する。 - 特許庁 - Also, a request for releasing a memory of which size is designated form the task 11 is received, and a memory block having the available are of which size is not more than the size designated from the task 11 and adjusted by the cache line size unit of the operating CPU 1 by the operating system 12 is released to the request for releasing a memory.
また、タスク１１からサイズを指定したメモリ解放要求を受け、メモリ解放要求に対し、タスク１１から指定されたサイズを超えずかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズ単位で調整したサイズの使用可能領域を持つメモリブロックを解放する。 - 特許庁
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