「Memory Cache」を含む例文一覧(2237)
＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 44 45 次へ＞- To provide a semiconductor integrated circuit device which can cope with access request from plural memory master and operates stably suppressing effectively an internal noise without reducing a cache bit rate.
キャッシュヒット率を低下させることなく、複数のメモリマスタからのアクセス要求に対応することができ、内部ノイズを有効に抑えながら安定的に動作する半導体集積回路装置を提供すること。 - 特許庁 - When a job file that has undergone RIP and consists of plural page files constituting a document is cached in a cache memory for printout, a caching file list preparing part 152 prepares a caching file list.
ドキュメントを構成する複数のページファイルからなるＲＩＰ済みジョブファイルを印刷出力のためキャッシュメモリにキャッシュした際、キャッシングファイルリスト作成部１５２がキャッシングファイルリストを作成する。 - 特許庁 - To provide a system and a method for controlling disk with which the cache memory of a disk controller can be effectively used and read processing of data can be speedily performed.
ディスク制御装置のキャッシュメモリを有効に使用することができるとともに、データの読み込み処理を迅速に行うことができるディスク制御システムおよびその制御方法を提供すること。 - 特許庁 - The storage system writes writing object data through the cache memory in the copy source storage device every time the writing object data is received, and the received writing object data is written also in the side file.
ストレージシステムは、書込み対象データを受信する都度、その書込み対象データをキャッシュメモリを介してコピー元記憶装置に書くと共に、受信した書込み対象データをサイドファイルにも書く。 - 特許庁 - When receiving information of the register and the cache memory of the CPU from the virtual machine server 100, a hypervisor 260 of the virtual machine server 200 sets the information to the virtual machine to start the virtual machine.
仮想マシンサーバ２００のハイパーバイザ２６０は、仮想マシンサーバ１００からＣＰＵのレジスタとキャッシュメモリの情報とを受信すると、それらの情報を仮想マシンに設定して仮想マシンを起動させる。 - 特許庁 - A prefetch mechanism can be stored in advance in cache predictively using a triangular geometric information in a previous pipeline step, thereby improving efficiency of memory bandwidth usage.
プリフェッチメカニズムは、予測的で、前のパイプライン段階からの三角形幾何情報を用いて前記キャッシュに予め装填することができ、それによってメモリ帯域幅効率の向上を可能にすることができる。 - 特許庁 - To provide a data-relay integrated circuit, a data relay device and a data relay method for efficiently transferring write data from a host computer to a cache memory, thus reducing the loss of processing time.
ホストコンピュータからキャッシュメモリへのライトデータの転送を効率的におこない、処理時間のロスを抑制するデータ中継集積回路、データ中継装置およびデータ中継方法を提供する。 - 特許庁 - To provide a receiver that can acquire resource data from a cache memory rather than acquiring the data from a transmission system when received an acquisition request of the resource data in module data, thereby resulting in acquiring the resource data at a high-speed.
モジュールデータ中のリソースデータの取得要求があったときに、伝送系から取得することなくキャッシュメモリから取得することができ、高速にリソースデータを取得すること可能になる。 - 特許庁 - To suppress a defect while maintaining a cache coherence domain by performing address inspection before data intercepted by a memory controller are processed.
欠陥抑制キャッシュ・コヒーレンス・ドメイン及びキャッシュ・コヒーレントな区画間メモリ領域を可能としながら、キャッシュ・コヒーレントな対称型共有メモリ・マルチプロセッサ・システムにおける欠陥抑制メモリ区画化を達成する。 - 特許庁 - The object 1 autonomously manages its own cache memory 12 and takes it as a retrieving target to narrow the retrieving target to one, thus efficiently retrieving information about other objects located near own object.
オブジェクト１が自律的に自己のキャッシュメモリ１２を管理し検索対象とすることで、検索対象を１つに絞り、自オブジェクトの近くに位置する他オブジェクトに関する情報を効率的に検索できる。 - 特許庁 - To obtain a power saving function with the performance of keeping consistency in a coherent multiprocessing system including cache copies of data values by bringing a processor core into a nonactive state by power-down while a memory access management unit performs a consistency management operation without requiring the operation of the processor core in the active state of a cache memory for storing data values which needs to keep the consistency.
この発明は、データ値のキャッシュコピーを含むコヒーレント多重処理システムにおいて、一貫性維持を必要とするデータ値を格納するキャッシュメモリがアクティブ状態であって、プロセッサコア自体の動作を必要とせずにメモリアクセス管理ユニットが一貫性管理動作を行う間、プロセッサコアをパワーダウンして非アクティブ状態にすることにより、一貫性を維持する能力と共に節電機能を実現する。 - 特許庁 - Meanwhile, when the hit is not made in the buffer 1, whether or not the corresponding data are stored in a cache memory 20, and when the corresponding data are stored, the data are read as load data and the load data read from the memory 20 are also stored in the buffer 1.
一方、ストアバッファでヒットしなかった場合には、キャッシュメモリ２０に該当するデータが格納されているか否かが判定され、該当するデータが格納されていた場合にはそのデータがロードデータとして読み出されるのと共に、このキャッシュメモリ２０から読み出されたロードデータをストアバッファ１に格納する。 - 特許庁 - In an interface system for Serial Advanced Technology Attachment (SATA) having a fast data access function and a method for the system, a memory of the system can be extended by a user, and the memory is used as a buffer or a cache between a SATA device and a south-bridge chip.
高速データアクセス機能を有するシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）のインターフェースシステム及びそのための方法であって、このシステムのメモリは、ユーザによって拡張されることが出来、そのメモリは、ＳＡＴＡデバイスとサウスブリッジチップ間でバッファやキャッシュとして使用される。 - 特許庁 - In the case of coincidence, a request to the cache line is sent to the downstream of a system memory and the data are retrieved from that system memory.
第１のロード命令がキャッシュ・ミスを招き、システム・メモリ階層からロード・データを検索し始めると、同じロード・データをアドレスする第２のロード命令が、第１のロード命令にマージされて、システム・メモリ階層から戻されたデータが第１と第２のロード命令の両方と関連づけられたレジスタ・ファイルに送られる。 - 特許庁 - If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.
マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁 - Further, in the respective nodes #1 to #7, the bus IF part 200 converts optical signal transferred through the serial signal bus 30 of the optical bus 2 from another node to serial data, and further converts the same to parallel data to be output to the CPU 202, the cache memory 204 or the memory 206.
また、各ノード＃１〜＃７において、バスＩＦ部２００は、他のノードから光バス２のシリアル信号バス３０を介して転送されてきた光学的な信号をシリアル形式のデータに変換し、さらに、パラレル形式のデータに変換して、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６に対して出力する。 - 特許庁 - The shared memory 107 in the custom IC 103 only stores data in an I/O device 112, a shared memory address space is mapped to another area or another bank different from a program or work area used by a CPU 101, and an address conversion circuit 201 is provided for converting into an address for cache miss.
カスタムＩＣ１０３内にある共有メモリ１０７はＩ／Ｏデバイス１１２のデータのみを格納し、共有メモリアドレス空間はＣＰＵ１０１が使用するプログラム、ワークエリアとは別のエリアまたは、別バンクにマッピングし、キャッシュミスするアドレスに変換するアドレス変換回路２０１を備える。 - 特許庁 - Consequently, the method can decrease the number of accessing to the external memory by receiving the data from the cache memory, which are the frequently executed function and the frequently used data when the application program is objectively executed at the predetermined time at a step 106.
したがって、アプリケーションプログラムが目的とする本来の処理の実行時には（ステップ１０６）、実行頻度の高い関数及び使用頻度の高いデータについては、外部メモリからではなく、キャッシュメモリから供給を受けることができ、外部メモリへのアクセス回数を低減することができる。 - 特許庁 - In a memory transfer control 10, first common data being common to all contents data recorded in a mini-disk 90 is developed in a cache memory 11, successively, related data related to contents data to be reproduced which is selected by a user is developed, contents data entity to be reproduced next is developed.
メモリ転送コントローラ１０は、ミニディスク９０に記録された全コンテンツデータに共通の共通データをキャッシュメモリ１１にまず展開し、続いて、ユーザによって選択された再生すべきコンテンツデータに関連する関連データを展開し、次に再生すべきコンテンツデータ実体を展開する。 - 特許庁 - The resources include at least one of: (i) allocated portions of communication bandwidths between the processors 102 and one or more input/output devices 110; (ii) allocated portions of space within a shared memory 106 used by the processors 102; and (iii) sets of cache memory lines used by the processors 102.
リソースは、（i）プロセッサ１０２と入出力デバイス１１０との間の通信バンド幅の割り当て分、（ii）プロセッサ１０２によって使用される共有メモリ１０６内のスペースの割り当て分、および（iii）プロセッサ１０２によって使用されるキャッシュメモリラインのセット、のうち少なくとも一つを含む。 - 特許庁 - This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.
メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁 - In the integrated-memory graphics display device in which the CPU 10 and the graphics processor 20 access a common graphics memory 40, the graphics processor 20 is provided with a bit that designates the cache system of the CPU 10 and the time of one maximum-display access is varied according to the designation.
ＣＰＵ１０とグラフィックスプロセッサ２０が共通のグラフィックスメモリ４０をアクセスするメモリ統合型のグラフィックス表示装置において、グラフィックスプロセッサ２０に、ＣＰＵ１０のキャッシュ方式を指定するビットを設け、この指定に応じて１回の最大表示アクセスの時間を変更する。 - 特許庁 - A reference picture controller FMCtr uses an analysis result of the picture reference structure to write a reference picture, having a high possibility of referring to a picture to be written the multi-frame memory FrmMem, as well as, to store the reference picture in the cache memory CacheMem.
参照ピクチャ管理器ＦＭＣｔｒは、前記ピクチャの参照構造の解析結果を用いて、復号化対象ピクチャの参照可能性の高い参照ピクチャを前記マルチフレームメモリＦｒｍＭｅｍに書き出すと共に、前記キャッシュメモリＣａｃｈｅＭｅｍにも格納する。 - 特許庁 - And, the device writes in the transmission interface information, and a change processing result of the header information including control information of the IP header and the explicit multicast system in the cache memory 109 as the relay processing information.
そして、送出インタフェース情報と、ＩＰヘッダ及び明示的マルチキャスト方式における制御情報を含むヘッダ情報の変更処理結果とを、中継処理情報としてキャッシュメモリ１０９に書き込む。 - 特許庁 - To prevent the degradation of processing speed of a command generated by requesting data to be used when there is no data to be used in a main memory or a data cache in executing a command to use continuous data.
連続したデータを使用する命令を実行する際にメインメモリもしくはデータキャッシュに使用したいデータがない場合、使用したいデータを要求することによって生じる命令の処理速度の低下を防止する。 - 特許庁 - Consequently, when an application program is executed to access a memory, address comparison is performed in an address tag area 10 which manages only its area, and a cache block area 11 for user management area is accessed in the case of hit.
したがって、アプリケーションプログラムを実行させ、メモリアクセスする時には、その領域のみを管理するアドレスタグ領域１０でアドレスが比較されヒットしていればユーザー管理領域用キャッシュブロック領域１１へアクセスする。 - 特許庁 - In an information processor in which a main storage device 2 is managed by page units, the information of the page size is set in each entry of a page size register 11 in which the value is made variable even during a system operation and a page history memory cache 13.
主記憶装置２がページ単位で管理されている情報処理装置において、システム動作中にも可変に値をとるページサイズレジスタ１１と、ページ履歴メモリキャッシュ１３の各エントリにページサイズの情報を設けた。 - 特許庁 - The optical disk read controller reads data from an optical disk while look-ahead processing based on an instruction from a host computer, stores the read date in a cache memory and makes them read by the host computer.
本光ディスク読み取り制御装置は、ホストコンピュータからの命令に基づいて、先読み処理を行いつつ、光ディスクからデータを読み取り、読み取られたデータを、キャッシュメモリに格納しホストコンピュータに読み出させる。 - 特許庁 - Therefore, pipeline execution of the CPU 21 is stalled and the operation of the CPU 21 and the cache memory 25 can be temporarily stopped, and power consumption at the time of executing a spin wait loop can be reduced.
したがって、ＣＰＵ２１のパイプライン実行をストールさせて、ＣＰＵ２１およびキャッシュメモリ２５の動作を一時停止させることができ、スピン待ちループ実行時における消費電力を削減することが可能となる。 - 特許庁 - At the completion of writing data into the first disk, the control unit externally transmits a write completion report, and writes information for use to restore data into the second disk based on the data written into the cache memory.
制御部は、第１のディスクにデータを書き込むと、書込み終了報告を外部に送信し、キャッシュメモリに書込まれたデータに基づいて、データを復元するために用いられる情報を第２のディスクに書き込む。 - 特許庁 - To obtain a semiconductor integrated circuit where a signal wire that connects a bonding pad to a micro processor is properly wired via a DRAM that is possessed of a redundant function and even used as a cache memory.
リダンダンシ機能を有するＤＲＡＭをキャッシュメモリとして用いながらも、ボンディングパッドとマイクロプロセッサとを接続する信号線を、ＤＲＡＭを経由しつつ適正に配線できる半導体集積回路を提供する。 - 特許庁 - To perform a system for accelerating write to a memory control unit by successively performing write cache based on the log of data to be written in a storage device and a method provided by a computer.
記憶装置に書き込まれるべきデータのログを主体とする順次書き込みキャッシュの実行によって記憶制御装置に対する書き込みを加速させるシステム及びコンピュータによって実現される方法を提供。 - 特許庁 - A dirty data element to be backed up in the nonvolatile storage resource from the first cache memory is a dirty data element other than the one or more dirty data element having finished with copying of the plurality of dirty data elements.
第一のキャッシュメモリから不揮発性の記憶資源にバックアップするダーティデータ要素は、複数のダーティデータ要素のうちのコピーが完了した上記一以上のダーティデータ要素以外のダーティデータ要素である。 - 特許庁 - The customer information corresponding to the member code is read from a memory in a cache register 1, and information such as the presence/no presence of the issue of the receipt and the address of the receipt is acquired, and the issue processing of the receipt is carried out.
この会員コードに対応する顧客情報をキャッシュレジスタ１内のメモリから読み出し、領収書の発行の有無、領収書の宛名等の情報を得て、領収書の発行処理を行なう。 - 特許庁 - The thread for prefetch and prepurge generated by the compiler device 100 is configured to execute prefetch or prepurge under the consideration of the priority of a program or the use rate of a cache memory while operating in parallel with a main program.
コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁 - The data volume N of data to be extracted from image data and written into the cache memory is successively increased every time data is extracted from the image data, and the extracted data is image-processed by pipeline processing function.
画像データから抽出されてキャッシュメモリに書き込まれるデータのデータ量Ｎを、画像データからデータが抽出される毎に順次増加させ、抽出されたデータをパイプライン処理機能により画像処理する。 - 特許庁 - According to one embodiment of the present invention, an information processor accessible to a first external storage includes a host system, a second external storage, a volatile memory, first cache control means, termination processing means, and initialization means.
実施形態によれば、第１外部記憶装置をアクセス可能な情報処理装置は、ホストシステム、第２外部記憶装置、揮発性メモリ、第１キャッシュ制御手段、終了処理手段及び初期化手段を具備する。 - 特許庁 - To provide a hardware processor which does not exclude effective data in a cache, is excellent in memory band utilization efficiency, and can effectively utilize all prefetch commands generated by the hardware processor.
キャッシュ中の有効なデータが排除されてしまうことがなく、メモリ帯域利用効率に優れ、ハードウェアプロセッサにより生成される全てのプリフェッチ命令を有効に活用することができるハードウェアプロセッサの提供。 - 特許庁 - The information processing device includes in the memory area of the RAM a user area for use by each process and a cache area for temporarily storing data to be stored into an HDD by the process.
本実施形態に係る情報処理装置は、ＲＡＭの記憶領域に、各プロセスによって使用されるユーザ領域と、当該プロセスによってＨＤＤへ格納されるデータを一時的に記憶するキャッシュ領域とを含む。 - 特許庁 - The AP server 100 includes: a cache memory 110; a retrieval instruction part 140; an automatic retrieval request generation part 120 for generating an automatic retrieval request; and a retrieval reception part 130 for processing the retrieval request.
ＡＰサーバ１００は、キャッシュメモリ１１０と、検索指示部１４０と、自動検索要求を生成する自動検索要求生成部１２０と、検索要求の処理を行う検索受付部１３０と、を備える。 - 特許庁 - The server maintains a cache (e.g., in system memory) that can store contents (including contents from data tables) so as to increase the efficiency of subsequently providing the same contents to satisfy client Web requests.
サーバは、コンテンツ（データテーブルからのコンテンツを含む）を格納することができるキャッシュ（例えば、システムメモリ内の）を保持し、後でクライアントのＷｅｂ要求に応じるため同じコンテンツを供給する際の効率を高めることができる。 - 特許庁 - A memory transfer routine detection circuit 12 inspects the instruction code and operand code of an instruction sequence stored in an instruction buffer 11, then, detects the combination of instructions expressing data transfer processing in a data cache 29.
メモリ転送ルーチン検出回路１２は、命令バッファ１１に格納された命令列の命令コード及びオペランドコードを検査することにより、データキャッシュ２９内でのデータ転送処理を表す命令の組合せを検出する。 - 特許庁 - An arbiter circuit 50 for arbitrating accesses from the processors 10 and 20 is connected to the cache system 30 and the buffer system 40, and a flash memory 60 for storing programs and data is connected to the arbiter circuit 50.
キャッシュ・システム３０及びバッファ・システム４０には、プロセッサ１０，２０からのアクセスを調停するアービタ回路５０が接続され、このアービタ回路５０に、プログラムとデータを格納するFlashメモリ６０が接続されている。 - 特許庁 - Further, reading of the encoded data from the font cache, the image processing of the encoded data, and writing of the image-processed data into the gradation-processed band data area in the main memory 224 are simultaneously executed.
また、フォントキャッシュからの符号データの読み込みと、その符号データの画像処理と、その画像処理後のデータをメインメモリ２２４の階調処理後のバンドデータ領域へ書き込む処理とが並列処理可能となる。 - 特許庁 - The client 20 stores the information received from the GW device 23 in a cache memory 26 based on attribute information 27 and recompiles the stored information in each access while considering the relationship of the stored information.
クライアント２０は、属性情報２７に基づいて、ＧＷ装置２３からの受信情報をキャッシュメモリ２６に格納し、その格納した情報の関連性を考慮してアクセスのたびに蓄積情報を再編成する。 - 特許庁 - The control circuit in the step S8 reads a value stored in a left end of the trace cache and accesses an address of a path memory corresponding to the value to provide an output of a value stored therein as decoded data.
ステップＳ８において、制御回路は、トレースキャッシュの左端に記憶されている値を読み取り、その値に対応するパスメモリのアドレスにアクセスして、そこに記憶されている値を復号データとして出力する。 - 特許庁 - In a tag memory in a tag part 13, an upper address of data stored in each cache 15 and status indicating whether the data is the latest data or not are stored in an entry corresponding to the lower address of the data.
タグ部13内のタグメモリには、各キャッシュ１５に格納されているデータの上位アドレスと、そのデータが最新データであるか否かを示すステータスとが、上記データの下位アドレスに対応するエントリに格納されている。 - 特許庁 - The controller circuit is configured to store a single block of data from a subset of the overlapping tracks in the non-volatile cache memory circuit, while at least a portion of the data in the shingle block of data is updated.
コントローラ回路は、重なり合うトラックの部分集合から１個のデータシングルブロックを、当該データシングルブロック内のデータの少なくとも一部が更新される間に、不揮発性キャッシュメモリ回路に格納すべく構成されている。 - 特許庁 - When the designated address is below the lower limit address or beyond the upper limit address, the address comparison part 135 validates a second path for accessing the shared memory 200 without through the cache 121.
指定されたアドレスが、下限アドレス未満である場合、又は前記上限アドレスよりも大きい場合、アドレス比較部１３５は、キャッシュ１２１を介さずに共有メモリ２００にアクセスする第２の経路を有効にする。 - 特許庁 - To enable, when a data processing apparatus issues a query on whether image data of a document element exists in a cache memory, if another data processing apparatus is creating the image data, the fact to be detected and coped with.
あるデータ処理装置が、ある文書要素の画像データがキャッシュメモリに存在するかどうかを問い合わせた場合に、別のデータ処理装置がその画像データを作成中であれば、その旨を知って対応できるようにする。 - 特許庁
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