「Memory Cache」を含む例文一覧(2237)
＜前へ 1 2 .... 35 36 37 38 39 40 41 42 43 44 45 次へ＞- Further, the reading of the encoded data from the font cache, the image processing of the encoded data and the writing processing of the data after image processing to the band data region after the gradation processing of the main memory 226 can be performed parallelly.
また、フォントキャッシュからの符号データの読み込みと、その符号データの画像処理と、その画像処理後のデータをメインメモリ２２６の階調処理後のバンドデータ領域へ書き込む処理とが並列処理可能となる。 - 特許庁 - Accordingly, the security protection mode (third level of privilege) constructed by an unaggressive method is provided on a processor system 10 including a processor core, a command and data cache, a write buffer and a memory management unit.
この様に、プロセッサ・コア、命令およびデータ・キャッシュ、書き込みバッファおよびメモリ管理ユニットを含むプロセッサ・システム（１０）上に、非侵略的な方法で構築された機密保護モード（特権の第３レベル）が具備される。 - 特許庁 - The thread for the pre-fetching and pre-purging which is generated by the compiler device 100 conducts the pre-fetching and pre-purging in consideration of the priority of the program and the use rate of a cache memory while operating in parallel to a main program.
コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁 - According to the attribute of information stored in a cache memory (temporary storage means), the operation of reading information temporarily stored in the temporary storage means and writing it in the storage medium, that is, flash operation is controlled.
キャッシュメモリ（一時記憶手段）に記憶された情報の属性に応じて、一時記憶手段に一時記憶される情報を読み出すと共に上記記録媒体に書き込む動作、即ちフラッシュ動作を制御する。 - 特許庁 - To provide a data processing method which makes fast processing possible without a large-scale cache memory while allowing two-dimensional parameters to correspond to a plurality of pieces of data, respectively without spoiling arrangement rule.
複数データの夫々に対し、２次元パラメータの夫々を配列規則を損なうことなく対応させながら、大掛かりなキャッシュメモリを用いることなく、高速処理することが可能なデータ処理方法を提供する。 - 特許庁 - The LSU 4 has a DCACHE temporarily storing read/write data for an external memory, a SPRAM 42 used for special uses other than a cache and an address generator generating a virtual address for accessing the DCACHE and the SPRAM 42.
ＬＳＵは、外部メモリに対する読み出し／書き込みデータを一時的に格納するDCACHEと、キャッシュ以外の特殊な用途に使用されるSPRAMと、DCACHEやSPRAMをアクセスするための仮想アドレスを生成するアドレス生成器とを有する。 - 特許庁 - A disk array system 100 has a microprogram 211 for, by the residence instructions from the residence management program 422, making the data set on the logical volume of the corresponding logical volume name resident in the cache memory 230.
また、ディスクアレイ装置１００は、常駐管理プログラム４２２からの常駐指示を受けて、該当する論理ボリューム名の論理ボリューム上のデータセットをキャッシュメモリ２３０に常駐するマイクロプログラム２１１を有する。 - 特許庁 - In the case it is used, by a font-re-composing part 207 the necessary part of font data is read out from the hard disk 208 and the font dada is re-composed, and the re-composed font data is cached into a cache memory part 206.
肯定判定された場合に、フォント再構成部２０７により、ハードディスク２０８からフォントデータの必要部分を読み出してフォントデータを再構成し、再構成されたフォントデータをキャッシュメモリ部２０６にキャッシュする。 - 特許庁 - The adapters 1 and 2, cache memory and common bus are duplexed so as to realize a degenerated operation when any failure occurs, and a format from a host CPU is converted into a format for an array disk by the converting part of the host adapter so that data can be guaranteed.
アダプタ１，２キャッシュメモリ及びコモンバスは二重化され、障害時の縮退運転を可能とし、ホストアダプタの変換部で上位ＣＰＵからのフォーマットをアレイディスク用フォーマットに変換してデータ保証をすること。 - 特許庁 - This disk array system is equipped with plural upper fiber interfaces 102 that receive/send data from/to a host fiber interface 100, a cache memory 105 connected to the plural upper fiber interfaces, plural disk storage means 107 which data is written on or read from, and a disk drive interface 106 for controlling the storage means, and each of the plural upper fiber interfaces has a cache memory.
ホストファイバインタフェース１００からのデータを授受する複数の上位ファイバインタフェース１０２と、前記複数上位ファイバインタフェースに接続されたキャッシュメモリ１０５と、データを書き込み又は読み出す複数のディスク記憶手段１０７と、前記記憶手段を制御するディスクドライブインタフェース１０６と、を備えたディスクアレイシステムであって、前記複数の上位ファイバインタフェースの各上位ファイバインタフェースに対応してそれぞれキャッシュメモリを備えている。 - 特許庁 - A host interface control part 21 performs a processing for saving data of a part where a write range is duplicated with a DIRTY range in a work page when writing the data transferred from a host computer 1 in the cache memory 22 and performs a processing for restoring the data saved in the work page to the cache page when interruption of write data transfer is generated.
ホストインタフェース制御部２１は、キャッシュメモリ２２にホストコンピュータ１から転送されたデータを書き込む際に、書き込み範囲とＤＩＲＴＹ範囲との重複した部分のデータをワークページに退避する処理を行い、書き込みデータ転送の中断が発生した場合に、ワークページに退避されたデータをキャッシュページに復帰させる処理を行う。 - 特許庁 - This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.
本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁 - The FIFO memory 1 is connected to a microprocessor 5 through a data bus 4, data are read out from the FIFO memory 1 by the microprocessor 5, a tag generation circuit 2 is informed that an external cache access to the microprocessor 5 is effective by a valid signal and a suitable tag data signal is sent from the circuit 2 so as to read out data from the FIFO memory 1.
マイクロプロセッサ５にデータバス４を介して接続されて、そのマイクロプロセッサ５によりデータの読み出しが行われるファーストインファーストアウトメモリ１を設けて、タグ生成回路２に、マイクロプロセッサ５に対して、外部キャッシュアクセスが有効であることをバリド信号により通知させ、かつ適切なタグデータ信号を送出させることにより、ファーストインファーストアウトメモリ１を読み出し可能にする。 - 特許庁 - To provide an information processor which speeds up data transfer between a cache memory and an external memory by using DMA transfer and transferring a task and data independently of the processing of a CPU or a DSP and on which a real time OS being applicable to a real time system where absolute time constraint is sever is mounted.
ＤＭＡ転送を用いて、ＣＰＵ又はＤＳＰの処理と独立してタスク及びデータの転送を行うことにより、キャッシュメモリ１０５と外部メモリ１０６間のデータ転送を高速化し、絶対的時間の制約が厳しいリアルタイムシステムに適用可能なリアルタイムＯＳを搭載した情報処理装置を提供する。 - 特許庁 - In the respective nodes #1 to #7, a bus IF part 200 converts parallel data output from a CPU 202, a cache memory 204 or a memory 206 to serial data, and further converts electric data to optical signal, and transfers the same to another node through a serial signal bus 30 of an optical bus 2.
各ノード＃１〜＃７において、バスＩＦ部２００は、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６から出力されるパラレル形式のデータをシリアル形式のデータに変換し、さらに、電気的なデータを光学的な信号に変換し、光バス２のシリアル信号バス３０を介して他のノードに対して転送する。 - 特許庁 - To provide a nonvolatile memory device and a method of programming the same, in which program time can be decreased by determining the propriety of program fail through a verification line, without adding a circuit to a page buffer of a nonvolatile memory element, and at the same time, by executing a cache program and intelligence-type verification.
不揮発性メモリ素子のページバッファーに回路を追加せずに検証ラインを介してプログラムフェイルの可否を判断し、知能型検証を遂行させることによってキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法を提供する。 - 特許庁 - In the acquisition (711, 721) of reference pixels, interpolation processing (712, 722), and the storage of interpolation results (713, 723), the first processing and the second processing are independently executable, the locality of a memory is improved and a hit rate of a cache memory is increased by performing interpolation processing whose reference picture number is the same at a time.
参照画素の取得（７１１、７２１）、補間処理（７１２、７２２）、補間結果の保存（７１３、７２３）は、第１処理と第２処理は独立して実行が可能なため、参照ピクチャ番号が同じ補間処理をまとめて処理することにより、メモリの局所性を高め、キャッシュメモリのヒット率を向上させる。 - 特許庁 - A three-dimensional bus is formed by arraying devices, composed of memory units, etc., and bus controllers, symmetrically in stages at 90° on both the surfaces of a mother board which is mounted with a common cache memory unit 2 of tens of GB inside and arranged in the center, and the memories are shared and made accessible.
内部に数十GBの共有キャッシュ・メモリーユニット２を搭載し、中央に配設されたマザーボードの両面に、９０度の角度をもって、メモリーユニット等のユニットとバスコントローラーとから成るデバイスを複数多段に対称的に配列することにより立体バスを形成し、複数のメモリーを共有化してアクセス可能とする。 - 特許庁 - A mode storing circuit 171 stores a storage mode indicating whether write based on a storing instruction is to be reflected to the memory 140 or not and a dynamic mode indicating whether a fill due to a cache miss is to be reflected to the array 120 or not.
モード保持回路１７１は、ストア命令による書込みを補助データメモリ１４０へ反映するか否かを示すストアモードと、キャッシュミスによるフィルを補助アドレスアレイ１２０に反映するか否かを示すダイナミックモードとを保持する。 - 特許庁 - The LSU 4 has a DCACHE 41 temporarily storing read/write data for an external memory, a SPRAM 42 used for special uses other than a cache and an address generator 43 generating a virtual address for accessing the DCACHE and the SPRAM.
ＬＳＵ４は、外部メモリに対する読み出し／書き込みデータを一時的に格納するDCACHE４１と、キャッシュ以外の特殊な用途に使用されるSPRAM４２と、DCACHEやSPRAMをアクセスするための仮想アドレスを生成するアドレス生成器４３とを有する。 - 特許庁 - To prevent the use efficiency of a cache memory in a disk array device from lowering even when data transfer is executed respectively in structure in which the disk array device is connected to a plurality of host computers via networks different in transfer rate.
ディスクアレイ装置が複数のホストコンピュータと転送レートの異なるネットワークを介して接続された構成においてそれぞれデータ転送を実施してもディスクアレイ装置内のキャッシュメモリの利用効率が低下しないようにする。 - 特許庁 - When a registration processing part 24 acquires a webpage on the Internet to be shared among a plurality of devices, the URL and update time of the webpage are registered in a Web update management table 36, and actual data are registered in a cache memory 40.
登録処理部２４に、複数の装置で共有するインターネット上のウェブページを取得した際に、ウェブ更新管理テーブル３６にウェブページのＵＲＬと更新時刻を登録すると共に実データをキャッシュメモリ４０に登録する。 - 特許庁 - A code acquisition part (114) acquires, when address matching is determined by the address comparison part (112), an instruction code corresponding to the updated instruction address of the second address storage part (111) from a main memory (200) and transmits it to the instruction cache (106).
コード取得部（１１４）は、アドレス比較部（１１２）でアドレス一致と判定された場合、第２アドレス格納部（１１１）の更新後の命令アドレスに対応する命令コードをメインメモリ（２００）から取得して命令キャッシュ（１０６）に送出する。 - 特許庁 - When the spin wait request is received from the CPU 21, the cache memory 25 temporarily stops outputting an acknowledge response to a read request from the CPU until a predetermined condition (snoop write hit, interrupt request, or lapse of predetermined time) is satisfied.
また、キャッシュメモリ２５は、ＣＰＵ２１からスピン待ち要求を受けると、所定の条件（スヌープ・ライト・ヒット、割り込み要求、一定時間の経過）を満たすまでＣＰＵからのリード・リクエストに対するアクノリッジ応答の出力を一時停止する。 - 特許庁 - When the ejection of an existing block is necessitated in the case of adding a new block to a cache memory 40, a block having the lowest access frequency out of data stored in a physical storage device having the lowest access frequency is selected as the block to be ejected.
新たなブロックをキャッシュメモリに追加する際に、既存のブロックを追い出す必要が生じた場合に、最もアクセス頻度の低い物理的な記憶デバイスに保存されるデータの中の、最もアクセス頻度の低いブロックを対象とする。 - 特許庁 - A communication processing system comprises transmission means for transmitting data which is subject to error correction processing in data block units after dividing the data into data symbols, and reception means for receiving the data symbols, holding them in cache memory and reconstructing the data.
通信処理システムは、データブロックを単位に誤り訂正処理されるデータをデータシンボルに分割して送信する送信手段と、データシンボルを受信してキャッシュメモリに保持しデータを再構成する受信手段とを備える。 - 特許庁 - In order to guarantee that the data in the cache memory are not old, a signal for showing whether data in a buffer are old or not is supplied periodically or aperiodically from a PCI host bridge to the PCI-PCI bridge.
キャッシュ・メモリ内のデータが古くないことを保証するために、バッファ内に含まれるデータが古いかどうかを示す信号が、周期的にまたは非周期的に、ＰＣＩホスト・ブリッジからＰＣＩ−ＰＣＩブリッジに供給される。 - 特許庁 - When receiving the automatic retrieval request from the automatic retrieval request generation part 120, the retrieval reception part 130 makes the retrieval instruction part 140 issue a retrieval execution instruction on the basis of the automatic retrieval request and stores a retrieval result in the cache memory 110.
自動検索要求生成部１２０から自動検索要求を受け付けたとき、検索指示部１４０に自動検索要求に基づく検索実行命令を発行させ、検索結果をキャッシュメモリ１１０に格納する。 - 特許庁 - To provide a BIOS data storage device of a computer system which reduces the cost by storing BIOS data in a specific area of a static RAM used as a cache memory without using any expensive ROM and its driving method.
高価なＲＯＭを使用せず、キャッシュメモリに用いられる静的ＲＡＭの特定領域にＢＩＯＳデータを格納して原価を低減し得るコンピュータシステムのＢＩＯＳデータ格納装置及びその駆動方法を提供する。 - 特許庁 - Fonts A and B cached in the cache memory 7 are grouped and managed by character kinds such as a basic Latin character group 8, an extended Latin character group 9, a Russian character group 10 and a symbolic arithmetic character group 11.
キャッシュメモリ７内にキャッシュしているフォントＡ，Ｂ内において、基本ラテン（Ｌａｔｉｎ）文字グループ８、拡張ラテン文字グループ９、ロシア文字グループ１０、記号算術文字クループ１１のように、文字の種類によってグループ分けして管理する。 - 特許庁 - The server part of a host computer for control repeats the successive reading of the registered data of a refresh table, and inquires the state of a device in an address range indicated by each registered data to a programmable logical controller(PLC), and stores it in a cache memory.
制御用ホストコンピュータのサーバ部は、リフレッシュテーブルの登録データの順次読み出しを繰り返すと共に、各登録データが示すアドレス範囲のデバイスの状態をプログラマブル・ロジック・コントローラ（ＰＬＣ）に問い合わせ、キャッシュメモリに格納する。 - 特許庁 - Then the cache selection section 13 compares the first response time and second response time with each other, and stores information for retrieval from the internal memory section 11 or storage device 12, corresponding to the shorter response time is stored in a selection register section 14.
そして、キャッシュ選択部１３は、第１の応答時間と第２の応答時間とを比較し、速い応答時間となった内部メモリ部１１又は記憶装置１２を検索する情報を選択レジスタ部１４に記憶する。 - 特許庁 - Controllers are connected to microprocessors and data pipes, controll message transmission between the message network and each of the second directors, and further controll data between input in each of the second directors and the cache memory.
コントローラがマイクロプロセッサおよびデータ・パイプに結合され、メッセージ・ネットワークと第２ディレクタのかかる１つとの間のメッセージの転送を制御し、更に第２ディレクタのかかる１つの入力とキャッシュ・メモリとの間のデータを制御する。 - 特許庁 - A buffer management processing part caches data of the data operations upon performance of the data operations from the auxiliary storage device to a memory, and determines whether or not the data as the target of the data operations are present in the cache.
バッファ管理処理部は、前記データ操作を行った際に前記データ操作のデータを前記補助記憶装置から前記メモリ上にキャッシュし前記データ操作の対象となるデータがキャッシュ上に存在するかどうかを判別する。 - 特許庁 - To efficiently change a cache area on a non-volatile memory while continuing real time recording of continuous content; and to prevent data inconsistency due to power failure or the like.
連続するコンテンツのリアルタイム記録を継続しつつ、不揮発性メモリ上に設けられたキャッシュの対象領域を変更するための処理を効率的に実施し、かつ電源断等によるデータの内容の不整合を回避可能にする。 - 特許庁 - The disk array device includes: a first disk; a second disk having a writing speed lower than that of the first disk; a control unit for controlling writing into each disk; and a cache memory for tentatively storing externally received data.
ディスクアレイ装置は、第１のディスクと、第１のディスクよりも書込み速度が低速な第２のディスクと、各ディスクの書き込みを制御する制御部と、外部から受信したデータが一時的に書き込まれるキャッシュメモリと、を備える構成である。 - 特許庁 - To execute thumbnail display that appropriately shows edited contents even though edition recording is performed to rewrite representative picture data of a certain clip while using a cache memory to display thumbnail images in a list at a high speed.
サムネイル画像の一覧表示を、キャッシュメモリを用いて高速に行いつつ、編集記録が行われて或るクリップの代表画データが書き換えられても、適切に編集後の内容を示したサムネイル表示が実行されるようにする。 - 特許庁 - Even when content acquired from a web server 13 is dynamic content in a caching system 12, if the content is designated to be cacheable by a header of HTTP response, the content is stored in a cache memory 12a.
ウェブサーバ１３から取得したコンテンツが、キャッシングシステム１２において動的コンテンツとされている場合であっても、当該コンテンツについてキャッシュ可能とHTTP Responseのヘッダで指定されている場合には、当該コンテンツをキャッシュメモリ１２ａに保存する。 - 特許庁 - To provide a cache memory capable of maintaining coherence of data between processors at good operational efficiency without enlarging a system structure of a multiprocessor system or increasing power consumption and improving access efficiency of processors.
マルチプロセッサシステムにあって装置構成を大きくすることがなく、あるいは消費電力を高めることがなく、プロセッサ間でデータのコヒーレンシを動作効率よく保つことができ、さらにプロセッサによるアクセス効率が高いキャッシュメモリを提供する。 - 特許庁 - When a mobile communication terminal 101 gains access to a home page specified by a URL of a Web server 106, the server 106 received a cache memory size from the terminal, and compares the size with the size of a page requested by the terminal 101.
移動通信端末１０１がウエブサーバ１０６のＵＲＬで指定されるホームページにアクセスすると、サーバ１０６は端末からキャッシュメモリサイズを受信して、そのサイズと端末１０１が要求するページのサイズとを比較する。 - 特許庁 - To quickly correct an error which occurs in a bit value in a cache memory in a system such as a critical and safety-related system in a processor for controlling an anti-lock brake system to which advanced safety is required and must be proved.
アンチ・ロック・ブレーキ・システムを制御するプロセッサ内のクリティカルで安全関連のシステムなど、高度な安全性が要求され、証明できなければならないシステムにおけるキャッシュ・メモリ内のビット値に起こるエラーを敏速に訂正する。 - 特許庁 - On the other hand, when the electric wave does not reach the base station, the mobile terminal 1-1 collects the browsing information from other mobile terminals 1-2 and 1-3 with a short-range wireless communication, registers it in the cache memory 6 to display it on the screen.
一方、携帯端末１−１は、基地局へ電波が届かない場合、近距離無線通信によって他の携帯端末１−２，１−３等から閲覧情報を収集し、キャッシュメモリ６に登録して画面表示する。 - 特許庁 - In addition, a bit showing that soft error has occurred previously is made in the cache memory, and if error occurs again when the bit shows "1", it is judged that hardware error is occurring, and interruption is made to a CPU.
そして、キャッシュメモリに、以前にソフトエラーが発生したことを示すビットを立てておき、このビットが”１”のときに、再び、エラーが発生した場合には、ハードウェアのエラーが発生していると判断して、CPUに割り込みをかけるようにする。 - 特許庁 - File managing information such as a file name, file information, and the kind of a file and a part of actual data are written in a management information preserving area 16A of the cache memory 16, and the actual data are written in an actual data area 16B.
上記キャッシュメモリ１６の管理情報保存領域１６Ａには、ファイル名、ファイル情報、ファイルの種類等のファイル管理情報及び実データの一部が書き込まれ、実データ領域１６Ｂに実データが書き込まれる。 - 特許庁 - To enhance processing efficiency by reducing a case in which a processable trailing move in request is forced to be in standby by a precedence move in request in the cache memory of an invalidation-free system CPU (Central Processing Unit) when replacement of interest is in clean.
リプレース対象がクリーンな場合、無効化しない方式のCPUのキャッシュメモリにおいて、処理が可能な後続ムーブイン要求が先行ムーブイン要求により待機させられるケースを削減させ処理効率を向上させる。 - 特許庁 - Each processor core is placed in a power-saving mode or in a non-operating state, and the cache memory is brought into in a state capable of responding to a consistency management request, whereby the system continues operation as the whole and continuously manages the consistency.
それぞれのプロセッサコアを節電モードすなわち非動作状態に置き、キャッシュメモリを一貫性管理要求に応答可能な状態に置くことにより、システムは全体として動作を持続し、一貫性を管理し続ける。 - 特許庁 - The DAS system executes a RAID technology in which an external SSD array of a DAS controller in the DAS system is used by the DAS controller as a WB cache memory for performing a WB caching operation.
ＤＡＳシステムのＤＡＳコントローラの外部のＳＳＤのアレイが、ＷＢキャッシング動作を実行するためのＷＢキャッシュ・メモリとしてＤＡＳコントローラによって使用される、ＲＡＩＤテクノロジを実施するＤＡＳシステムを提供する。 - 特許庁 - The medium storage device (1) receives continuity information on write data from the external device (2) and the amount of data transfer per command to recognize that the write data continue and changes the number of segments of the cache memory (18) in accordance with the amount of data transfer.
媒体記憶装置（１）が、外部デバイス（２）からライトデータの連続性情報と１コマンド当たりのデータ転送量を受け、ライトデータが連続することを認識して、データ転送量に合わせて、キャッシュメモリ（１８）のセグメント数を変更する。 - 特許庁 - When it is impossible, the oldest writing request and the other prescribed writing request are executed after the order of execution is optimized so that the reading request can be cached by the cache memory (S107, S113).
そして、キャッシュすることができなければ、最古の書き込み要求、さらには他の所定の書き込み要求を実行順序最適化の上、実行することにより、キャッシュ・メモリの読み出し要求のキャッシュを可能とする（Ｓ１０７，Ｓ１１３）。 - 特許庁 - A client processor 15 including an application software 45, a print server 20 including a device cache memory 35, a spooling system 40 and a port monitor 42, a DHCP server 25 and a network printer 30 are connected to a communication network 10.
通信ネットワーク１０には、アプリケーションソフトウエア４５を含むクライアントプロセッサ１５と、デバイスキャッシュメモリ３５とスプーリングシステム４０とポートモニタ４２とを含むプリントサーバ２０と、ＤＨＣＰサーバ２５と、ネットワークプリンタ３０とが接続されている。 - 特許庁
- 特許庁
- Copyright © Japan Patent office. All Rights Reserved.
