「Memory Controller」を含む例文一覧(4967)
＜前へ 1 2 .... 90 91 92 93 94 95 96 97 98 99 100 次へ＞- A controller 20 issues instruction for collecting trace by an instruction from a host 10 or a service processor 30 and temporarily holds trace data in the cache memory 23 or stores it in the designated storage device 50 as permanent data, until trace data are absorbed from the host 10 or PC.
制御装置２０は、ホスト１０あるいはサービスプロセッサ３０からの指示により、トレース採取の指示を発行し、ホスト１０あるいはＰＣからトレースデータを吸い上げるまではトレースデータを一時的にキャッシュメモリ２３に保持するか、あるいは、恒久的データとして指定された記憶装置５０にデータを格納する。 - 特許庁 - In this data storage device 1 constructed of a memory card and the like, a controller control circuit 4 instantly stops transfer processing and notifies the end of read data transfer to an information processor PC when an emergency stop signal requiring emergency stop is inputted during data read/write transfer processing from the information processor PC in a host.
メモリカードなどからなるデータ記憶装置１であって、データのリード／ライト転送処理中に、ホストの情報処理装置ＰＣから緊急停止を要求する緊急停止信号が入力されると、コントローラ制御回路４は直ちに転送処理を中止し、リードデータ転送終了を情報処理装置ＰＣに対して通知する。 - 特許庁 - A plotting address converting circuit 312 provided to the plotting control section 31 of a display controller 3 plots one word four byte data which are specified by the addresses on a frame memory 32 for every byte in a word unit address order for the data writing equivalent to one screen by the address specification in terms of continuous word unit on the system side.
表示制御装置３の描画制御部３１に設けられた描画アドレス変換回路３１２は、システム側での連続するワード単位のアドレス指定による１画面分のデータ書き込みに対して、当該アドレス指定による１ワード４バイトのデータをフレームメモリ３２上に１バイトずつワード単位のアドレス順に描画する。 - 特許庁 - The method for scrambling address data includes; a step in which external address data inputted from a flash controller 2000 is converted to internal address data which operates in a flash memory device 1000; and a step in which a present data accessing operation relating to the address data is neglected when address bits in the external address data have specific scramble values.
フラッシュ制御器２０００から入力された外部アドレスデータを、フラッシュメモリ装置１０００で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。 - 特許庁 - The controller 9 of the memory card 8 is so constituted as to automatically enter a standby mode in which it waits for next access with current consumption of a 2nd current value lower than a 1st current value after setting an operation mode for reading data out with current consumption of the 1st current value.
メモリカード８のコントローラ９は、メモリアクセスに応じて、第１の電流値による電流消費の下でデータの読出しを行なう動作モードを設定した後、第１の電流値よりも低い第２の電流値による電流消費の下で次のメモリアクセスに待機するスタンバイモードへ自動的に移行する様に構成されている。 - 特許庁 - To the memory device, a controller applies: first combination processing for combining physical blocks within one of the non-volatile memories and forming a logical block to be a target of simultaneous access; and second combination processing for combining physical blocks from the other non-volatile memories and forming a logical block to be the target of simultaneous access.
これに対し、一の不揮発性メモリ内で複数の物理ブロックを組み合わせて同時アクセス対象となる論理ブロックを形成する第１の組み合わせ処理と、異なる不揮発性メモリからの複数の物理ブロックを組み合わせて同時アクセス対象となる論理ブロックを形成する第２の組み合わせ処理とを行う。 - 特許庁 - The display controller 10 is provided with a buffer for temporarily storing the data from the frame memory, and this buffer is provided with a double buffer structure constituted of a first storage area for storing the display data equivalent to the first part of each display area and a second storage area for storing the display data equivalent to the second part.
この表示制御装置１０は、フレームメモリからのデータを一時的に記憶するバッファを備え、このバッファは、前記各表示エリアの第１の部分に相当する表示データを記憶する第１の記憶領域と、第２の部分に相当する表示データを記憶する第２の記憶領域とからなるダブルバッファ構造を有している。 - 特許庁 - In order to request image data inputting/outputting process for the storage unit and an image input/output means when it is necessary to conduct a data transfer for inputting/outputting data within a predetermined period, a means for designating a priority degree of its execution at an image signal input/output operation unit to a memory controller 4-3 is provided.
データ入出力のためのデータ転送を一定期間内で行う必要がある場合に、記憶装置および画像入出力手段に対して画像データ入出力プロセスを要求する時に、メモリ制御部４−３に画像信号入出力動作単位にその実行の優先度を指定する手段を設けた。 - 特許庁 - The printer 10_1 is an apparatus equipped with a controller of a constitution in which a board for CPU 30_1 with both a CPU 31_1 and a configuration ROM 32_1 for making an FPGA 21 function as a memory control ASIC loaded thereon is attached to a main board 20_1 where various devices and the FPGA 21 connected to the devices are loaded.
プリンタ１０_1を、各種デバイス、及び、それらと接続されたＦＰＧＡ２１とが搭載されているメインボード２０_1に、ＣＰＵ３１_1と，ＦＰＧＡ２１をメモリ制御ＡＳＩＣとして機能させるためのコンフィギュレーションＲＯＭ３２_1とが搭載されているＣＰＵ用ボード３０_1を装着した構成のコントローラを備えた装置としておく。 - 特許庁 - A main controller 32 receives an instruction from a host device 2 while the plurality of split pieces are being stored; performs data processing for the flash memory according to the instruction in intervals, while each of the split pieces are stored; updates the management information according to the data processing content; and generates a log representing the updated content of the management information.
主制御部３２は、複数の分割片の保存中にホスト装置２から命令を受け付け、各分割片が保存される合間に命令に従ってフラッシュメモリに対するデータ処理を行い、管理情報をデータ処理の内容に応じて更新し、管理情報の更新内容を示すログを作成する。 - 特許庁 - The power source controller 7 controls the output voltage of the variable DC power source 3 based on If-Vf characteristic data D2, voltage drop characteristic data D3, and Vds setting data D4 stored in a memory unit 8 so that the voltage between the terminals of the current driving element 4 is constant regardless of the magnitude of the current If.
電源制御部７は、メモリ部８に記憶されたＩｆ−Ｖｆ特性データＤ２、電圧降下特性データＤ３およびＶｄｓ設定データＤ４に基づいて、電流駆動素子４の端子間電圧が電流Ｉｆの大きさに関わらず一定となるように、可変ＤＣ電源３の出力電圧を制御する。 - 特許庁 - An SIMD processor 20 stores a plurality of pixel data in a register R1 by each Ns piece of SIMD; and when the post-concentration conversion values of all pixel data stored in the register R1 are equal to one another, the SIMD processor sets the post-concentration conversion values of the Ns pieces of SIMD in a register 3, without making a memory controller 22 operate.
ＳＩＭＤプロセッサ２０は、複数の画素データをＳＩＭＤ数Ｎｓ毎にレジスタＲ１に格納し、レジスタＲ１に格納された全ての画素データの濃度変換後の値が互いに同一であるときは、メモリコントローラ２２を動作させることなく、レジスタＲ３にＳＩＭＤ数Ｎｓ個の上記濃度変換後の値をセットする。 - 特許庁 - The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.
本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁 - When the reproduction is performed by performing time search at a required time position based on input time search requirement and image data does not exist at the required time position, a system controller 22 reproduces image data previously stored in a flash memory 23 and reproduces audio data from the required time position.
システムコントローラ２２は、入力されたタイムサーチ要求に基づいて、要求された時間位置にタイムサーチして再生を行う際に、要求された時間位置に画像データが無い場合には、フラッシュメモリ２３に予め記憶されている画像データを再生して、要求された時間位置からオーディオデータの再生を行う。 - 特許庁 - The controller 100 manages, based on final reference time information of a corresponding table, the time when the thumbnail images to be kept in the cache memory 101 are finally displayed, deletes a thumbnail image that is least used when a new thumbnail image is created, and keeps the new thumbnail image instead.
また制御部１００は、キャッシュメモリ１０１に保持しておくサムネイルイメージを最後に表示した時刻について、対応テーブルの最終参照時刻情報で管理し、新規のサムネイルイメージを作成した場合に、最も用いられないサムネイルイメージを削除して、代わりに新規のサムネイルイメージを保持するようにしたものである。 - 特許庁 - An inverter controller 2 includes a rectifier circuit RC, a main relay 10, a smoothing capacitor C, the inverter circuit 30 having switching elements Tr1-6, a capacitor discharge control section 110, a voltage detection section 120, and a memory 130, which stores a reference voltage value Vs and a reference duty ratio D, corresponding to the reference voltage Vs.
インバータ制御装置２は、整流回路ＲＣ、メインリレー１０、平滑コンデンサＣ、スイッチング素子Ｔｒ１〜６有するインバータ回路３０、コンデンサ放電制御部１１０、電圧検出部１２０、および基準電圧値Ｖｓと基準電圧値Ｖｓに対応する基準デューティ比Ｄとを記憶する記憶部１３０を備える。 - 特許庁 - To provide a technique for managing failures related to a memory device and its operation method by using an asynchronous electronic fail signal indicating an operation failure in a program in a standby state without requiring a process where a controller or processor polls several NVM device status registers to successfully complete a program.
メモリ・デバイスおよびその動作方法に関し、待ち状態のプログラム動作の障害を示すための非同期電子フェイル信号により、プログラムの正常な完了のためにコントローラまたはプロセッサがいくつかのＮＶＭデバイスのステータス・レジスタをポーリングするプロセスを必要とせずに、こうした障害を管理する技法を提供する。 - 特許庁 - A CPU 11 in a controller 2 side stops power supply to the respective parts in the operation unit 3 excepting the DDR memory 21 by controlling an energy saving control circuit 25 via a control line L6 in a timing when the information communication with the operation unit 3 via the USB signal lines L1, L3 is disabled.
コントローラ２側のＣＰＵ１１は、ＵＳＢ信号線Ｌ１，Ｌ３を介した操作ユニット３との情報通信が不能になったタイミングで制御線Ｌ６を介して省エネ制御回路２５を制御することにより、ＤＤＲメモリ２１を除く操作ユニット３内の各部への電力供給を停止する。 - 特許庁 - A transaction routing controller receives a transaction from an FSB interface on a processor side and an I/O interface on an I/O device side, determines a target device for the transaction by referring to a routing table, when the transaction is a memory access transaction, and transmits the transaction to the interface for the target device.
トランザクションルーティングコントローラは、プロセッサ側のＦＳＢインターフェース及びＩ／Ｏデバイス側のＩ／Ｏインターフェースからのトランザクションを受け付け、当該トランザクションがメモリアクセスのトランザクションであればルーティングテーブルを参照して当該トランザクションのターゲットデバイスを決定し、そのターゲットデバイスに向けたインターフェースへトランザクションを送出する。 - 特許庁 - The CPU 53 reads compression image data and its attribute information from a memory 54 and outputs the same, a result of reliability determination, and area designation information for designating an area to be output to a second image processor 66 via a bus controller 67 so as to have the second image processor 66 perform processing.
ＣＰＵ５３は、第２画像処理装置６６に処理をさせるべく、圧縮画像データ及びその付帯情報をメモリ５４から読み出してこれらと、信頼判定の結果と、出力対象の領域を指定する領域指定情報とを、バス制御装置６７を介して第２画像処理装置６６に出力する。 - 特許庁 - A processor receives print data and formats grid-like pixel data (pixel grid), judges whether the pixel grid is consistent with a designated pattern or not, acquired a designated pcode grid from a memory in connection with the pixel grid which has been judged to be consistent one and sends the designated pcode to a controller circuit for printing.
プロセッサが印刷データを受信してグリッド状の画素データ（画素グリッド）にフォーマットし、その画素グリッドが所定のパターンに一致するか否かを判定し、一致すると判定された画素グリッドについて、メモリから所定ｐｃｏｄｅグリッドを取得し、そしてこの所定ｐｃｏｄｅグリッドをコントローラ回路へと送って印刷させる。 - 特許庁 - The display controller 100 comprises a captured image processing unit 110 for performing processing to generate a rotated image in which the direction of the captured image captured by an image capturing unit 10 is rotated around a reference point, and a frame memory 120 for storing display data of one frame of the rotated image data.
表示コントローラ１００は、画像取り込み部１０によって取り込まれた取り込み画像の向きを、基準点を中心に回転させた回転画像を生成するための処理を行う取り込み画像処理部１１０と、回転画像の１フレーム分の表示データを記憶するフレームメモリ１２０とを含む。 - 特許庁 - The storage system presented here includes a storage medium to store the data, a buffer memory to temporarily store the data to be written in the storage medium and a controller to invalidate a work for copying the temporarily stored data in the storage medium when unwrite information is inputted from the outside.
ここに提示する貯蔵システムは、データを貯蔵する貯蔵媒体と、前記貯蔵媒体に書き込まれるデータを一時貯蔵するバッファメモリと、外部からアンライト情報が入力されるとき、前記一時貯蔵されたデータを前記貯蔵媒体に複写する作業を無効化させる制御装置とを含む。 - 特許庁 - This motor controller is equipped with a memory 112 which preserve the torque command value when the voltage level of a current differential signal outputted from the error amplifier 120 of the motor driving circuit 106 when the torque command value is swept becomes minimum, and a drive offset compensating means 115 which updates an offset correction by the preserved value.
トルク指令値がスイープされた時のモータ駆動回路１０６の誤差増幅器１２０が出力する電流誤差信号の電圧レベルが最小となる時のトルク指令値を保存するメモリ１１２と、この保存値によりオフセット補正値を更新する駆動オフセット補正手段１１５とを備えている。 - 特許庁 - A CPU 101 of this game device makes a player's car do a passing action according to the input by the player through a controller 16 and designates a rival car within a prescribed range of area from the position of the player's car based on the data on the position of the player's car and the rival car stored in the main memory 104.
ＣＰＵ１０１は、プレイヤによるコントローラ１１６からの入力にしたがって、プレイヤ車にパッシング動作をさせると共に、メインメモリ１０４に記憶されたプレイヤ車およびライバル車の位置情報にしたがって、プレイヤ車の位置を基準とした所定の範囲内に位置するライバル車を指定する。 - 特許庁 - To provide an image data controller and an image forming device capable of preventing the deterioration of productivity while suppressing increase in the capacity of a memory for storing the print data of a PDL(page description language) or the like or expanded image data for image formation after the second edition when using a function for forming plural image editions for every edition.
複数部の画像を一部ごとに形成する機能を用いる際に、二部目以降の画像形成のためにＰＤＬ等の印刷データや展開後のイメージデータを記憶するメモリの容量増大を抑制しながら、生産性劣化を防止することができる画像データ制御装置、及び画像形成装置を提供する。 - 特許庁 - The microprocessor for use in a personal computer or the like comprises a bus state controller BSC which includes control registers such as wait control registers WCR1 and WCR2 and is capable of parallelly controlling interfaces of various semiconductor memories such as a ROM, a burst ROM, a SRAM, a PSRAM, a DRAM and a synchronous DRAM and PC cards such as memory and I/O cards.
パーソナルコンピュータ等に内蔵されるマイクロプロセッサに、ウェイトコントロールレジスタＷＣＲ１及びＷＣＲ２等のコントロールレジスタを含みかつＲＯＭ，バーストＲＯＭ，ＳＲＡＭ，ＰＳＲＡＭ，ＤＲＡＭ及びシンクロナスＤＲＡＭ等の各種半導体メモリやメモリカード及びＩ／Ｏカード等のＰＣカードのインターフェイスを並行制御しうるバスステートコントローラＢＳＣを設ける。 - 特許庁 - The apparatus comprises a high voltage power source 2 for outputting a required high voltage for forming an image, an image memory 6 for storing FAX reception data, and a system controller 1 for controlling not to delete but to hold the FAX reception data after the image forming ends, if the high voltage output rapidly varies during the image forming.
画像形成に必要な高圧を出力する高圧電源２と、ＦＡＸ受信データを蓄積する画像メモリ６と、画像形成中の高圧出力が急激に変化した場合には、画像形成終了後ＦＡＸ受信データを消去せず保持しておく制御を行うシステム制御部１とを備えた。 - 特許庁 - A received radio signal is demodulated by a radio part 2 and inputted to a controller 4 and user's individual call information or common information served from a company in an information memory part 10 as a KANJI (Chinese character)-KANA (Japanese syllabarry) mixed sentence pattern and displayed on a display 9 in a KANJI-KANA mixed sentence so as to check it.
受信無線信号は無線部２で復調され、制御部４に入力され、利用者の個別呼出情報または事業者からサービスされる共通情報を漢字仮名混じりの文型で情報メモリ部１０に格納し、かつ漢字仮名混じり文で表示部９に表示して確認可能とする。 - 特許庁 - The memory 200 thus establishes data sending using the data strobe signal input from the controller 100 not only in data writing but also in data reading, and does not need to generate a read data strobe signal from a clock signal by itself and synchronize the read data strobe signal with the clock signal.
従って、メモリ２００は、データ書込時は勿論のこと、データ読出時においても、コントローラ１００から入力されたデータストローブ信号を用いてデータ送信を行うこととなり、クロック信号から読出データストローブ信号を自前で生成する必要もなければ、読出データストローブ信号をクロック信号に同期させる必要もない。 - 特許庁 - In a controller of the radio ad hoc network for performing communication by transmitting and receiving a packet between a plurality of radio terminal devices by a connectionless method and radio flooding transfer method, a distribution priority table memory 14 stores a distribution priority table including a distribution priority for each contents data.
複数の無線端末装置の間でコネクションレス方式でかつ無線フラッディングの転送方式でパケットを送受信することにより通信を行う無線アドホックネットワークの制御装置において、配信優先度テーブルメモリ１４は、各コンテンツデータに対する配信優先度を含む配信優先度テーブルを格納する。 - 特許庁 - In addition, the VTR operation controller 1 reads the time code registered in the memory card 7 by an input operation from an input key 5, supplies the information signal to the operation target VTR and controls the operation target VTR to record or reproduce the information signal on the basis of the time code supplied to the operation target VTR.
また、ＶＴＲ操作制御装置１は、入力キー５からの入力操作によりメモリカード７に登録されたタイムコードを読み取り、操作対象ＶＴＲに情報信号を供給し、操作対象ＶＴＲに供給されるタイムコードに基づいて情報信号の記録または再生の動作をさせるように制御する。 - 特許庁 - A controller 101 retrieves values (data Ds) outputted from a reflection sensor 121 to the fixing roller 131 on which no sheet is wound in synchronization with rotation reference position signals Vh outputted from a rotation reference position sensor 122 and prepares, in a memory unit 104, profile data (data Dm) for one revolution of the fixing roller 131.
制御部１０１は、回転基準位置センサ１２２から出力される回転基準位置信号Ｖｈと同期して、シートの巻き付きがない定着ローラ１３１に対する反射センサ１２１から出力された値（データＤｓ）を取り込み、定着ローラ１３１の１周分のプロファイルデータ（データＤｍ）をメモリ部１０４内に作成する。 - 特許庁 - When a predetermined print designation file designated to an image photographed and recorded in a flash memory 108 is recorded in a recording medium, only an image print-designated by a system controller 113 is reproduced on a liquid crystal display 112, and print designation is operated by an operation key 115 again.
撮影されてフラッシュメモリ１０８aに記録された画像に対して指定される所定のプリント指定ファイルを記録媒体に記録される場合に、システムコントローラ１１３によりプリント指定された画像のみを液晶ディスプレイ１１２に再生し、再びプリント指定を操作キー１１５により行う構成を特徴とする。 - 特許庁 - To provide a communication system and a communication method which increase a channel utilization ratio even when a error has occurred in one or more channel by making a DMA(direct memory access) controller process packet data received in a channel without an error in a communication system that sends and receives packet data via a communication channel.
通信チャンネルを介してパケットデータを送受信する通信システムにおいて、一つ又はそれ以上の通信チャンネルにエラーが生じてもＤＭＡ制御器はエラーの生じていない他のチャンネルに受信されるパケットデータを処理して、チャンネル活用率を高める通信システム及び通信方法を提供する。 - 特許庁 - A controller 24 determines a transmitting rate by a transmitting rate table which is held at a memory 23 and which is independently provided for every terminal on the basis of a receiving SIR of line quality information received in a radio communication unit 22, and radio transmits the data which should be transmitted with the transmitting rate determined by the radio communication unit 22.
制御部２４は、無線通信部２２で受信した回線品質情報である受信ＳＩＲを基に記憶部２３に保持されている端末ごとに独立に設けられた送信レートテーブルにより送信レートを決定し、無線通信部２２により決定した送信レートをもって送信すべきデータを無線送信する。 - 特許庁 - When the X-ray condition for aging an X-ray tube 3 is selected via a selector switch group 2 on an operation panel 1, a CPU 7 reads out the data of the X-ray condition for aging from a memory 10 and feeds the control signal for closing a collimator 4 to a collimator controller 9 via an interface 8.
操作パネル１の選択スイッチ群２上でＸ線管３のエージングのためのＸ線条件を選択した場合、ＣＰＵ７はメモリ１０からエージングのＸ線条件のデータを読み出し、インターフェース８を介してコリメータ制御器９に対してコリメータ４を閉じるための制御信号を送る。 - 特許庁 - When sudden ATAPI and CPU access become much and recording processing is not in time in a memory controller (170), an ECC data transfer finish time of N-1(N:integer of 2 or more)th for a modulating part is made a first error check point and finish existence of the Nth RCC processing is detected.
メモリコントローラ（１７０）において、突発的なＡＴＡＰＩやＣＰＵアクセスが多くなり、記録処理に間に合わない場合、変調部へのＮ−１（Ｎは２以上正の整数）番目のＥＣＣデータ転送終了時を第１エラーチェックポイントとしてＮ番目のＥＣＣ処理の終了有無が検出される。 - 特許庁 - A mobile telephone 10 comprises a camera 33 for photographing a two-dimensional barcode printed on a brochure B, a controller 31 for recovering the two-dimensional barcode being shot, a display unit 35 for displaying the information on the two-dimensional barcode recovered, and a memory 32 for storing the information on the two-dimensional barcodes recovered.
携帯電話機１０は、パンフレットＢに印刷された２次元バーコード１を撮像するカメラ３３と、撮像された２次元バーコードを復元する制御部３１と、復元した２次元バーコードの情報を表示する表示部３５と、復元した２次元バーコードの情報を記憶する記憶メモリ３２とを備える。 - 特許庁 - A noise level is read by a noise level detector 5 and the value N thereof is comparared with a reference value Rn by a comparator 6 and, when the value N is less than the reference value Rn, the repeated scanning is stopped through the controller 3 and the output of the integrator 2 at this time is outputted as final measuring data or stored in a memory device 8.
ノイズレベルはノイズレベル検出器５によって読み取られ、その値Ｎがコンパレータ６において基準値Ｒｎと比較され、基準値Ｒｎを下回るとコントローラ３を介して繰り返しスキャンニングを停止し、そのときの積算器２の出力が最終の測定データとして出力され、またはメモリー装置８に保存される。 - 特許庁 - An RSSI evaluator 4 retrieves a stored RSSI value corresponding to the output signal intensity information I^2 + Q^2 measured by the measuring unit 2 and the control level information CL given by a gain adjuster 3 from the memory 5, and presents the retrieved RSSI value to the gain adjuster 3 and a controller 70.
ＲＳＳＩ評価部４は、測定部２によって測定された出力信号強度情報Ｉ^２＋Ｑ^２と、利得調整部３から与えられた制御レベル情報ＣＬとに対応して記憶されているＲＳＳＩ値を記憶部５から検索し、検索されたＲＳＳＩ値を利得調整部３及び制御部７０へ提示する。 - 特許庁 - A W/R and ECC (error correcting code) controller 20 selectively designates a storage region for detecting and correcting errors of a plurality of optional data amounts and a storage region not for detecting and correcting the errors in a memory device 50 on the basis of an instruction of a central control unit 10 and writes input data (write data).
中央制御装置１０の指示に基づいて、Ｗ／Ｒ・ＥＣＣ制御装置２０が、メモリ装置５０に対し、複数の任意データ量の誤り検出訂正を行う記憶領域と誤り検出訂正を行わない記憶領域を選択的に指定して入力データ（書込データ）を書き込む。 - 特許庁 - To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.
ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁 - In the print system, a memory area smaller than a prescribed area remains unused and a new start address is set to perform read processing of print data from the start address so that data access may be easily performed even when a special OS is used by control of a descriptor table controller.
本発明は、ディスクリプタテーブルコントローラの制御によって特殊なＯＳ（オペレーションシステム）を使用した場合でも、所定領域に満たないメモリ領域を未使用とし、新たな先頭アドレスを設定し、当該先頭アドレスから印刷データの読み出し処理を行うことができ、データアクセスが容易な印刷システムとすることができる。 - 特許庁 - This disk controller 10 for controlling the writing of data from a host computer 17 into the disk 15 is provided with a nonvolatile cache memory 12 for storing the data from the host computer to be written in the disk, a nonvolatile storage area 11 for storing the data from the host computer and a data transferring means 31.
本発明は、ホスト計算機１７からのデータの、ディスク１５への書き込みを制御するディスクコントローラ１０であって、ディスクへ書き込まれるホスト計算機からのデータを記憶する不揮発性のキャッシュメモリ１２と、ホスト計算機からのデータを記憶する不揮発性の記憶領域１１と、データ転送手段３１とを備えている。 - 特許庁 - When the time of the clock section 2 is corrected from a first time of day with respect to a second time of day that is later than the first time of day, the controller refers to the memory unit 3, and detects the pieces of startup setting information set between the first time of day and the second time of day as the information exceeding startup setting.
また、時計部２の時刻に対して、第一の時刻から、第一の時刻より後の時刻である第二の時刻へ補正が行う際に、記憶部３を参照して、第一の時刻と第二の時刻との間に設定されている起動設定情報を超過起動設定情報として検出する。 - 特許庁 - A controller 115 determines whether the component corresponding to the received data can be used with the surgical device based on criteria, such as whether the received data is an authorized code that matches data stored in memory 114 or whether the received data solves or satisfies an algorithm.
コントローラ１１５は、受信されたデータがメモリ１１４に記憶されるデータに適合する認定コードであるか否かまたは受信されたデータがあるアルゴリズムを解くまたは満たすか否かなどの基準に基づいて受信されたデータに対応するコンポーネントが手術装置と動作可能であるか否かを判定する。 - 特許庁 - A controller keeps a memory in a working direction canceled until a predetermined load is applied to the open/close device, stores the working direction when the predetermined load is applied to the open/close device, stops the operation, and inhibits the opening/closing operation in the same direction as the working direction immediately before when resuming after stopping.
制御装置により、開閉装置に所定の負荷がかかるまでは動作方向の記憶を解除状態に維持し、開閉装置に所定の負荷がかかったとき、その動作方向を記憶し、かつ、動作を停止させ、動作停止後の再動作時に直前の動作方向と同一方向への開閉動作を禁止する。 - 特許庁 - At that time, to perform comparison to check whether deviation occurs and to more accurately calculate the two pieces of above time information of a fixed period, DMAC (direct memory access controller) transfer completion interruption to be used for PCM data transfer is used as a latching trigger of an internal reference clock counting part for reproducing a clock synchronized with a broadcasting station.
その際、ズレが生じているかの比較の為、一定期間の上記２つの時間情報をより正確に求める為に、ＰＣＭデータ転送に用いるＤＭＡＣ転送完了割り込みを放送局に同期したクロックを再現する内部基準クロックカウント部のラッチ用トリガとして使用する。 - 特許庁 - A controller 17 generates normalized activities N-act1, N-act2 that are normalized at a different range and adaptively select a quantization scale Q in response to the occupancy quantity of a buffer memory 16 or a quantization scale adjusted by the normalized activity N-act1 or N-act2 based on an average activity avg-Act obtained by coding a preceding frame.
コントローラ１７は、異なるレンジで正規化した正規化アクティビティN_act1，N_act2を生成し、さらに、バッファメモリ１６の占有量に応じた量子化スケールＱと、正規化アクティビティN_act1或いはN_act2で調整した量子化スケールとを、前フレームの符号化の際に求めた平均アクティビティavg_Actに基づいて適応的に切り換える。 - 特許庁
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