「N layer」を含む例文一覧(6825)
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ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。 - 特許庁 - While using the fourth photo resist 26 as a mask, phosphor (P+) ions are implanted into the surface of the epitaxial layer 21 wherein the P-type impurity area 25 is removed, so as to form an N-type impurity area 28 adjacent to the P-type impurity area 25.
第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。 - 特許庁 - Next, a 10 nm or less thick n-side cap layer 8A composed of different material from that of the gate electrode metal film M is formed on only the entire portion belonging to the inside of an nFET region Rn out of an upper surface of the gate electrode metal film M.
次に、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分にのみ、全面的に、ゲート電極用金属膜Ｍとは異種材料の、１０ｎｍ以下の厚みのｎ側キャップ層８Ａを形成する。 - 特許庁 - A CPU reads the data of N-th layer in two-dimensional(2D) CAD data in S33 and stores (x) and (y) coordinates of drawing data on x-y plane in the 2D CAD data as one condition in 3D analytic data as they are in S34.
ＣＰＵは、Ｓ３３で、２次元ＣＡＤデータの第Ｎ層のデータを読込み、Ｓ３４で、２次元ＣＡＤデータ中のｘ−ｙ平面上の線図データであるｘ，ｙ座標をそのまま３次元解析データ中の一条件として記憶する。 - 特許庁 - The photoelectric conversion parts 3 include color filters 44 of either one of R, G, B respectively on a light incident side, and each includes a charge accumulation part 33 formed of a part of the N-type semiconductor layer 32 and accumulating charges generated in response to incident light.
光電変換部３は、Ｒ，Ｇ，Ｂのいずれかのカラーフィルタ４４が光入射側に配置され、各々が、Ｎ型半導体層３２の一部の領域からなり入射光に応じて生成された電荷を蓄積する電荷蓄積部３３を有する。 - 特許庁 - The N pole and the S pole are disposed at least on one surface of a soft base and a non-magnetic magnetism-attracting substance layer is disposed on or compounded into the other side of the base to form a soft magnetic piece so that it has multilayer attraction.
Ｎ極とＳ極を軟性ベースの少なくとも一つの側面に配設し、さらにベースのもう一側に無磁性の磁吸着物質層を配設あるいは複合させて軟性磁石片を形成し、多層磁気吸着が行えるようにする。 - 特許庁 - After formation of the first oxide film 4, a polycrystalline silicon film 5, the second oxide film 6, and a nitride film on an n-type epitaxial layer 3, those films are removed, excluding the region where a base region is to be made, and a sidewall nitride film is made at the side.
ｎ^-型エピタキシャル層３上に第１酸化膜４と多結晶シリコン膜５と第２酸化膜６と窒化膜を形成した後、ベース領域が形成される領域以外のそれらの膜を除去し側面に側壁窒化膜を形成する。 - 特許庁 - The steel cord of the second - the fourth belt layers 7B, 7C and 7D has an elongation percentage of 0.4% or less when a load of 300 N is applied, and volume ratio as a ratio of the steel cord in relation to the whole volume of each belt layer 7B, 7C and 7D is set at 12-22%.
２〜４番ベルト層７Ｂ，７Ｃ，７Ｄのスチールコードは、３００Ｎ荷重時の伸び率が０．４％以下で、各ベルト層７Ｂ，７Ｃ，７Ｄの全体積に占めるスチールコードの割合である体積分率が１２〜２２％になっている。 - 特許庁 - The thickness Dc of the low-concentration collector region 12 is set less than the width Wc of a depletion layer in the collector region 12 by forming a p-n junction with the collector region 12 and the base region 13 in a usual operation.
そして低濃度のコレクタ領域１２の膜厚Ｄcは、通常動作時にコレクト領域１２とベース領域１３とのｐｎ接合によりコレクタ領域１２に発生する空乏層幅Ｗcより小さく設定されていることを特徴としている。 - 特許庁 - A gate insulating film 7 of a high-breakdown-voltage MISFET with a thick film thickness is formed on an n-type buried layer 3 as an active area and a resistance element IR of an internal circuit is formed on the gate insulating film 7.
アクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。 - 特許庁 - In the LINK layer of the DEV, DEV cycle timer by a created beacon (n-1) is compared with PNC cycle timer received from the PNC and its difference value is employed for correcting the DEV cycle timer to be combined with the PNC cycle timer.
ＤＥＶのＬＩＮＫ層では、作成されたビーコン（ｎ−１）によるＤＥＶサイクルタイマと、ＰＮＣから受信したＰＮＣサイクルタイマとを比較して、その差分値を用いて、ＰＮＣサイクルタイマに合わせ込むようにＤＥＶサイクルタイマを補正する。 - 特許庁 - The n-type GaN semiconductor region 17, the active layer 19, and the p-type GaN semiconductor region 21 are mounted to a principal surface 13a, and disposed in a direction of a predetermined axis Ax orthogonal to the principal surface 13a.
ｎ型ＧａＮ系半導体領域１７、活性層１９及びｐ型ＧａＮ系半導体領域２１は、主面１３ａ上に搭載されており、また主面１３ａに直交する所定の軸Ａｘの方向に配置されている。 - 特許庁 - The control device collates the residual pallets after concluding layer picking with the pallets to the number N in order regulated by the picking schedule and not handled yet, and decides destination of the residual pallets optimal in the automatic warehouse and a direct carrying line.
制御装置は、層ピッキング終了後の残パレットを、Ｎ順先までの未処理のピッキングスケジュールで規定されているパレットと照合を行うことで、残パレットを自動倉庫、直送ラインのうちの最適な方へ送る行先決定処理を行う。 - 特許庁 - This cylindrical printing plate for dry offset printing, which is constituted by laminating at least a cylindrical substrate (A) and a printing layer (B) in this order, is characterized in that the surface tension of the printing plate is 0.04 N/m or more.
少なくとも円筒状支持体（Ａ）、印刷層（Ｂ）を順に積層してからなる円筒状印刷版であって、印刷版の表面張力が０．０４Ｎ／ｍ以上であることを特徴とするドライオフセット印刷用円筒状印刷版。 - 特許庁 - The MPLS switch section 13 searches a database on the basis of a value of a label of a received MPLS packet to decide an output port and rewrites the label into a new label and transfers the resulting packet to layer processing sections 14-1 to 14-n of the corresponding output port.
ＭＰＬＳスイッチ部１３は受信したＭＰＬＳパケットのラベルの値を基にデータベースを検索して出力ポートを決定し、新しいラベルに書換えた後で該当する出力ポートのレイヤ処理部１４−１〜１４−ｎに転送する。 - 特許庁 - To provide a magneto-resistance effect element, a magneto-resistance effect head, a magneto-resistance conversion system, and a magnetic recording system capable of preventing a sense current from flowing into a longitudinal bias layer, the noise in reproduced waveforms of which is small, and the (S/N) ratio and the bit error rate of which are excellent.
センス電流が縦バイアス層に流れることを防止し、再生波形のノイズが少なく、（Ｓ／Ｎ）比及びビットエラーレートが良好な磁気抵抗効果素子、磁気抵抗効果ヘッド、磁気抵抗変換システム及び磁気記録システムを提供する。 - 特許庁 - A Ga solution is brought into contact with the 1st main surface side of a GaP epitaxial wafer and NH3 gas is supplied as a nitrogen source to the circumferential atmosphere coming into contact with the Ga solution to form the N-doped GaP layer through liquid-phase epitaxial growth.
ＧａＰエピタキシャルウェーハの第一主表面側にＧａ溶液を接触させ、当該Ｇａ溶液と接する周囲雰囲気に窒素源としてＮＨ_３ガスを供給することによりＮドープＧａＰ層を液相エピタキシャル成長させる。 - 特許庁 - A collection range control means 51 of a timing generator 50 controls a collection range of the electric charges generated by the photoelectric conversion in the p-type Si substrate by controlling control voltage Vsb to be provided in the second n-type impurity layer.
タイミングジェネレータ５０の収集範囲制御手段５１は、第２のｎ型不純物層に与える制御電圧Ｖｓｂを制御することにより、ｐ型Ｓｉ基板内において光電変換により生じた電荷の収集範囲を制御する。 - 特許庁 - To provide a solar cell including an n-layer formed of a new material and being excellent in conversion efficiency, a sputtering target suitably used for manufacturing the solar cell and a method of manufacturing the solar cell.
新規な材料から形成されるｎ層を備え、変換効率に優れる太陽電池、この太陽電池の製造に好適に用いることができるスパッタリングターゲット、及びこのような太陽電池の製造方法を提供することを目的とする。 - 特許庁 - That is, distances from a measurement device to the foremost surfaces of measurement objects are obtained at the respective parts to measure the differences between them, whereby the thickness of the n-type epitaxial layer 2 grown on the surface of the semiconductor substrate 1 can be measured.
すなわち、これら各部において、測定装置から測定対象の最表面までの距離を求め、その差を測定することにより、半導体基板１の表面に成長したｎ型エピ層２の膜厚を測定することが可能となる。 - 特許庁 - The kitchen paper is constituted such that tucking is applied in a winding start part by a sheet pile 19 and sizing agent N adheres in a predetermined angle region (including whole periphery) of whole width and about 30 degrees in a scattering and opening manner in an outer peripheral part of the innermost layer.
キッチンペーパは巻きはじめの部分において矢板１９によりタッキングを入れかつ最内層の外周部分に散開状に全幅及び３０度程度といった所定角度領域（全周も含む）において糊剤Ｎを付着させる。 - 特許庁 - To achieve high recording density by maintaining high reverse magnetic section nucleus forming magnetic field (Hn) and a good S/N ratio even if an grain boundary part is formed thinly by improving density of non-magnetic particles of a boundary formed at a magnetic recording layer.
磁気記録層に形成される境界の非磁性粒の密度を高めることで、粒界部を薄く形成したとしても高い逆磁区核形成磁界（Ｈｎ）および良好なＳ／Ｎ比を維持し、高記録密度化を図ることを目的とする。 - 特許庁 - Concentrations of P and N injected into the channel layer are controlled to optimize a band structure so that a two-dimensional electron gas improved in its mobility and concentrated in its carrier density is generated and ionization due to a ionization collision is suppressed when it is driven.
チャネル層に導入するＰとＮの濃度を調節してバンド構造を最適化することにより、駆動時には従来よりも高い移動度が高く、キャリア濃度が高い二次元電子ガスを生じるとともに、電離衝突によるイオン化が抑制される。 - 特許庁 - On the silicon substrate, a band-like projected part 13 extending in the direction of columns is formed, and a pair of band-like n-type diffusion regions 14a and 14b functioning as a source or a drain are formed on a top layer in such a manner as to pinch the projected part 13.
シリコン基板には、コラム方向に延在した帯状の凸部１３が形成されており、ソース又はドレインとして機能する一対の帯状のｎ型拡散領域１４ａ，１４ｂが凸部１３を挟む表層に形成されている。 - 特許庁 - A laminated film which contains a silicon oxide nitride film 12 whose composition ratio of N or O changes continuously is formed between the semiconductor layer 13 and the board 11 of a thin film transistor in the same chamber so as to improve a TFT in electric properties.
薄膜トランジスタの半導体層１３と基板１１との間に、ＮまたはＯの組成比が連続的に変化している酸窒化珪素膜１２を含む積層膜を同一チャンバーで形成することによってＴＦＴの電気特性を向上させる。 - 特許庁 - A pn junction formation of the n-type layer is diffused from the depth d1 to a depth d2 deeper than the depth d1, and forms a pn junction of a photodiode together with the p-type well in the depth d2.
Ｎ型層のＰＮ接合形成部分は深さｄ１から当該深さｄ１よりも深いｄ２まで拡散されており、当該ＰＮ接合形成部分は深さｄ２においてＰ型ウェルとともにフォトダイオードのＰＮ接合を形成している。 - 特許庁 - The ZnO electrode film 6 is doped with impurities and changed into an n-type to reduce specific resistance, and it is formed on the p-type GaN semiconductor layer 5, while the ZnO substrate 7 is stuck onto the ZnO electrode film 6.
ＺｎＯ電極膜６は、比抵抗を小さくするために、不純物がドープされてｎ型化されており、ｐ型ＧａＮ系半導体層５上に成膜させるようにするが、ＺｎＯ基板７はＺｎＯ電極膜６に貼り付けて形成する。 - 特許庁 - Consequently, when a voltage BVdss is applied between a drain and a gate, the influence of a gate electrode 15 on the interior of silicon of the N type diffusion layer 12 slowly varies due to a variation in the thickness of the silicon oxide film 19.
したがって、ドレイン‐ゲート間に電圧ＢＶdssが印加された場合に、Ｎ型拡散層１２のシリコン内に与えるゲート電極１５の影響が、シリコン酸化膜１９における外周部における膜厚の変化を反映して緩やかに変化する。 - 特許庁 - First to N-th variable capacitance elements each composed of a pair of electrodes 2 and 5, a thin film dielectric layer 5, and input/output terminal-side bias lines V1 and V2 are formed on a support substrate 1.
支持基板１に、一対の電極２、５と、薄膜誘電体層５とから成る第１乃至第Ｎの可変容量素子を形成するとともに、入力端子側バイアスラインと、出力端子側バイアスラインとをそれぞれ形成した容量可変薄膜コンデンサである。 - 特許庁 - Then, an opening 12d is formed on the ONO film 12, and arsenic ions are implanted from the formed opening 12d to the semiconductor substrate 11 to form an n-type diffusion layer 14 at the lower part of each opening 12d of the semiconductor substrate 11.
続いて、ＯＮＯ膜１２に開口部を１２ｄを形成し、形成した開口部１２ｄから半導体基板１１に砒素イオンを注入することにより、半導体基板１１の各開口部１２ｄの下側部分にｎ型拡散層１４を形成する。 - 特許庁 - When a reverse bias is applied to the pin structure by electrostatic discharge, the maximum electric field at the pin junction J1 becomes smaller that the maximum electric field at a pn junction consisting of the p-type clad region 15 and the n-type buried layer 33.
静電放電により、このｐｉｎ構造に逆バイアスが印加されるとき、ｐｉｎ接合Ｊ１における最大電界は、ｐ型クラッド領域１５及びｎ型埋め込み層３３からなるｐｎ接合における最大電界より小さくなる。 - 特許庁 - The total film thickness of the SiO film 4 and the SiN film 5 being the insulation films formed on the surface of the dispersed resistance layer 7 of the n-type silicon single crystal region 2 is thinner than the film thickness of the SiON film 3 of the insulation film of the rear surface.
ｎ型シリコン単結晶領域２の、拡散抵抗層７が形成された表面上の絶縁膜であるＳｉＯ膜４とＳｉＮ膜５の合計膜厚は、裏面上の絶縁膜であるＳｉＯＮ膜３の膜厚より薄い。 - 特許庁 - This semiconductor device is constituted into a structure, wherein a semiconductor laminated part 5 comprising at least n+ and p+ semiconductor layers 2 and 4 is formed on a substrate 1, an operating region 6 is etched in a mesa type in such a way that the lower layer 2 of the laminated part 5 is exposed.
基板１上に少なくともｎ^+ 型半導体層２およびｐ^+ 型半導体層４を含む半導体積層部５が形成され、下層のｎ^+ 型半導体層２が露出するように動作領域６がメサ型にエッチングされている。 - 特許庁 - Be ions are then implanted in the n^--InP window layer 7 to form a p-type guard ring 8, and Zn or Cd ions are thermally diffused or implanted to the inside of the p-type guard ring 8 thus forming a circular p^+ type light receiving region 9 selectively.
次に、ｎ^−−ＩｎＰ窓層７にＢｅをイオン注入してｐ型ガードリング８を形成し、ｐ型ガードリング８の内側に、ＺｎやＣｄを熱拡散又はイオン注入して、ｐ^^+型受光領域９を円形状に選択形成する。 - 特許庁 - The peak region of the n-type impurities thereby compensates and captures p-type diffusing impurities, and the p-type conversion of the current constriction layer 9 is suppressed, thus forming a nitride semiconductor device provided with a good current constriction characteristic.
これにより、ｎ型の不純物のピーク領域によって、拡散してくるｐ型の不純物を補償，捕獲して、電流狭窄層９のｐ型転化を抑制して、良好な電流狭窄特性を得る窒化物半導体装置の作成が可能となる。 - 特許庁 - To provide a nitride semiconductor element having a structure of an active layer of an In-containing nitride semiconductor sandwiched between p- and n-type clad layers, especially, a threshold current reducing structure of a device emitting light at a wavelength of 450 nm or higher.
Ｉｎを含む窒化物半導体を有する活性層を、ｐ型クラッド層、ｎ型クラッド層とで挟まれた構造を有する窒化物半導体素子、特に波長４３０ｎｍ以上で発光するものにおいて、しきい値電流を低減させる構造とする。 - 特許庁 - A semiconductor thin film consisting of a ZnO series compound which doped nitrogen as a p-form layer 11 is formed on an n-type ZnO bulk single crystal substrate 10 whose resistance is lowered by the doping of donor impurities, and is connected thereto through pn connection.
ドナー不純物のドーピングによって低抵抗化したｎ形ＺｎＯバルク単結晶基板１０上に、ｐ形層１１として窒素をドープしたＺｎＯ系化合物からなる半導体薄膜を形成してｐｎ接合させている。 - 特許庁 - The second insulating film 44 is formed in a position as deep as, or shallower than a p-n junction, in an accumulation layer 39 side of a photoelectric conversion part PD constituting a pixel, and is formed over the first insulating film 40.
第２の絶縁膜４４は、画素を構成する光電変換部ＰＤのアキューミュレーション層３９側のｐｎ接合の位置と同等かまたは該ｐｎ接合位置より浅い位置に形成され、且つ第１の絶縁膜４０より上方に形成される。 - 特許庁 - Subsequently, an aperture is formed to the ONO film 102, and an arsenic ion is injected to the semiconductor substrate 101 from the formed aperture in order to form an n-type diffusing layer 104 to the lower part of each aperture of the semiconductor substrate 101.
続いて、ＯＮＯ膜１０２に開口部を形成し、形成した開口部から半導体基板１０１に砒素イオンを注入することにより、半導体基板１０１の各開口部の下側部分にｎ型拡散層１０４を形成する。 - 特許庁 - By adopting gettering sites using ion doping at the same time, impurity elements such as heavy metals can be removed from the channel formation region of a TFT (amorphous silicon) and the depletion layer region of a p-n junction, thereby enhancing the gettering capability and the gettering efficiency.
さらにイオンドーピングを用いたゲッタリングサイトと併用することで、TFTのチャネル形成領域および、PN接合における空乏層領域から重金属等の不純物元素を取り除くことができ、ゲッタリング能力、ゲッタリング効率を高めることができる。 - 特許庁 - By injecting P ions into a region, where the Co silicide film is hard to be formed since various ions, such as at least an N+ diffusion layer formed on a silicon substrate in a transistor, are injected, the Co silicide is formed easily.
トランジスタにおけるシリコン基板上形成されたすくなくともＮ^^＋拡散層のような種々のイオン種が注入によって、Ｃｏシリサイド膜の形成が困難担っている領域に、Ｐイオンを注入してＣｏシリサイドの形成を容易にする。 - 特許庁 - At a position adjacent to an embedded insulating film 4 in an active layer 3 under a semiconductor element, a ring-shaped p-type region 10 and a ring-shaped n-type region 11 are alternately formed in a repeated manner so as to surround a circular center region 10a.
活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置に、円形状の中心領域１０ａを囲むようにリング状のｐ型領域１０およびｎ型領域１１を交互に繰り返し形成する。 - 特許庁 - Next, the form of a floor on the (n+1)th layer is built, the second floor skeleton fastener 22 temporarily fixed to the second exterior wall plate fastener 12 of the curtain wall 1 is positioned in the form, and the first floor skeleton fastener is installed in the form.
次に、第（ｎ＋１）層の床の型枠を建て込んで、この型枠内にカーテンウォール１の第２外壁版ファスナー１２に仮固定された第２床躯体ファスナー２２を位置させるとともに、型枠内に第１床躯体ファスナーを取り付ける。 - 特許庁 - With this constitution, a sheet resistance component, which is produced undersirably by a large area planar structure p-n junction in a thin SOI layer, can be substantially subs reduced, and as a result, a non-cooled infrared sensor with low noise and high sensitivity can be obtained.
このような構成により、薄いＳＯＩ層における大面積プレーナ型ｐｎ接合で問題となっていたシート抵抗成分を大幅に低減することができ、その結果として低雑音・高感度の非冷却赤外線センサを得ることが出来る。 - 特許庁 - The optical member is provided with an adhesive layer 3 on at least one side of a sheet shaped or a film shaped optical base stock 2 or its laminated body and exhibits 0.2-0.8 N repulsion when deformed as much as 180° with 25 mm width and 25 mm radius.
シート状もしくはフィルム状の光学素材２又はその積層体の少なくとも片面に粘着剤層３を有する光学部材であって、２５ｍｍ巾で半径２５ｍｍで１８０°に変形したときの反発力が０. ２〜０．８Ｎである。 - 特許庁 - A part for forming heaters 15a and 15b of a thermal flow rate sensor S1, of a semiconductor layer 14, is constituted by an N-type silicon, and a part for forming gauge resistors 18a-18d of a pressure sensor S2 is constituted by a P-type silicon.
半導体層１４のうち、熱式流量センサＳ１のヒータ１５ａ、１５ｂを形成するための部分をＮ型シリコンで構成し、圧力センサＳ２のゲージ抵抗１８ａ〜１８ｄを形成するための部分をＰ型シリコンで構成する。 - 特許庁 - To reduce a threshold current in a nitride semiconductor device where an active layer having a nitride semiconductor containing In is held between p- and n-type cladding layers, and, especially, light emission is made at a wavelength of at least 440 nm.
Ｉｎを含む窒化物半導体を有する活性層を、ｐ型クラッド層、ｎ型クラッド層とで挟まれた構造を有する窒化物半導体素子、特に波長４４０ｎｍ以上で発光するものにおいて、しきい値電流を低減させる構造とする。 - 特許庁 - To provide a semiconductor element such as a MOSFET provided with parallel pn layers wherein an n-type region and a p-type region are alternately arranged as a drift layer that prevents concentration of current in a reverse recovery process of a built-in diode so as to enhance the reverse recovery breakdown.
ドリフト層としてｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層を備えるＭＯＳＦＥＴ等において、内蔵ダイオードの逆回復過程における電流集中を防止し、逆回復耐量を向上させる。 - 特許庁 - Also, the n-type III-V-based compound semiconductor crystal layer includes a region having composition inclination, and a region for r educing gallium composition ratio X toward an opposite direction from a hetero junction interface by GaXIn1-XP (0≤X≤1).
また、ｎ形ＩＩＩ−Ｖ族化合物半導体結晶層を、組成勾配を有する領域を含む構造、Ｇａ_XＩｎ_1-XＰ（０≦Ｘ≦１）でヘテロ接合界面から反対方向に向けてガリウム組成比Ｘを減少させる領域を含む構造とする。 - 特許庁 - In the device layer 30, a gauge section 37 which is electrically connected to the positive-side electrode 60a and has a p-type impurity concentration higher than that of the remainder, and an n-type region 36 which is electrically connected to the negative-side electrode 60b are formed.
デバイス層３０には、正側電極６０ａに電気的に接続されるとともにｐ型の不純物濃度が残部よりも濃いゲージ部３７と、負側電極６０ｂに電気的に接続されるｎ型領域３６が形成されている。 - 特許庁
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