「Processors」を含む例文一覧(2685)
＜前へ 1 2 .... 6 7 8 9 10 11 12 13 14 .... 53 54 次へ＞- To allow computers in each of which a different OS is executed by a plurality of processors to accurately receive data without influencing other processors and OS processing.
複数のプロセッサにより、それぞれ異なるＯＳが実行されるコンピュータにおいて他のプロセッサやＯＳの処理に影響を与えることなく、正確にデータを受信させることができるようにする。 - 特許庁 - To make it possible to grasp the internal states of plural processors to be driven in cooperation within the limited number of pins in a high density integrated circuit having plural processors to be driven in cooperation.
協調して動作する複数のプロセッサを持つ高密度集積回路において、限られたピン数の中、協調して動作する複数のプロセッサの内部状態を把握する。 - 特許庁 - To display an object processed in a plurality of information processors on a display, while correlated with the respective information processors, and to control an operation for the displayed object.
複数の情報処理装置で処理されるオブジェクトを各情報処理装置に対応させて表示装置に表示させ、表示されたオブジェクトに対する操作を制御可能にする。 - 特許庁 - A change from the current processing task to the next processing task is executed in one or more predetermined processors within processors in response to one or more application programming interfaces.
また、１以上のアプリケーションプログラミングインタフェースコードに応答して、プロセッサのうち所定の１以上のプロセッサ内部において、現在の処理タスクから次の処理タスクへの変更を行う。 - 特許庁 - To solve the following problem: when adding a task for correcting load monitoring and load balance to a certain processor, overall processing capability of image processors comprising a plurality of processors is reduced.
あるプロセッサに、負荷監視及び負荷バランスを修正するタスクを追加すると、複数のプロセッサで構成される画像処理装置のシステム全体としての処理能力を低下させてしまう。 - 特許庁 - Document information stored in respective image processors is collected by using an RSS technique and an image processing apparatus accessed from a user displays a list of document information stored in respective image processors.
RSS技術を用いて、各画像処理装置内の文書情報を収集し、ユーザからのアクセスのあった画像処理装置が各画像処理装置内の文書情報を一覧表示する。 - 特許庁 - To satisfactorily interlock the data processing of an array type processor and the other data processors by configuring at least one of a plurality of data processors of a data processing system as an array type processor.
データ処理システムの複数のデータ処理装置の少なくとも１個をアレイ型プロセッサとし、そのアレイ型プロセッサと他のデータ処理装置とのデータ処理を良好に連動させる。 - 特許庁 - A process flow corresponding to a plurality of kinds of articles is a series of processes wherein processors processes lots and processors which can be selected for respective processes are determined in a file 242.
複数品種の各々に対応した工程フローは、ロットを処理装置で処理する工程のシリーズであり、各工程で選択可能な処理装置がファイル２４２に定められている。 - 特許庁 - The data are transferred between the element processors 3 adjacent to each other via a memory part 6 where an independent access is possible, so that both processors 3 never impede their internal processes with each other.
隣接要素プロセッサ３間のデータ授受は各要素プロセッサ３が互いに隣接する要素プロセッサ３内の処理を阻害しないように、独立アクセス可能なメモリ部６を介して行う。 - 特許庁 - To update a program while continuing the allocation of jobs to respective information processors in a system for distributing the jobs by the plurality of information processors.
複数の情報処理装置によりジョブの分散処理を行うシステムにおいて、各情報処理装置へのジョブの割り当てを継続しながらプログラムを更新することができるようにする。 - 特許庁 - And a configuration with more than 3 processors is controlled using a circuit to decide a priority so that a simultaneous access to the FIFO register 104 from a plurality of processors is avoided.
また３つ以上のプロセッサ構成の場合は、優先順位を決める回路を用いて、複数のプロセッサからＦＩＦＯレジスタ１０４に対する同時アクセスを回避するように制御する。 - 特許庁 - When multiple processors request access to the bus, the bus arbiter grants bus access to the processor with the highest weight in the highest tier among the processors requesting the bus access.
複数のプロセッサがバスへのアクセスを要求する場合、バスアービタは、バスアクセスを要求するプロセッサのうち、最高次の層内の最も大きな重みを有するプロセッサへのバスアクセスを許可する。 - 特許庁 - First and second scopes 30 and 50 are respectively connected to first and second processors 40 and 60 and the first and second processors 40 and 60 are connected to a switching device 200.
第１および第２スコープ３０、５０を、それぞれ第１及び第２プロセッサ４０、６０に接続させ、第１および第２プロセッサ４０、６０を切替装置２００に接続させる。 - 特許庁 - Software programs A and B that information processors 3A and 3B can use are stored in the information processors 3A and 3B as software components AA and BB through a software component means 1.
情報処理装置３Ａ，３Ｂで仕様できるソフトウェアＡ，Ｂをソフトウェア部品化手段１によってソフトウェア部品ＡＡ，ＢＢとし、情報処理装置３Ａ，３Ｂに記憶しておく。 - 特許庁 - To provide a system and the like which enable an operation of each input interface in a plurality of information processors connected by a network to be effective in displays of all information processors.
ネットワーク接続されている複数の情報処理装置の各入力インタフェースの操作を全情報処理装置のディスプレイの表示に対して可能とするシステム等を提供すること。 - 特許庁 - To obtain a semiconductor integrated circuit device having a multiprocessor mounted thereon, which is capable of simultaneously stopping only programs of desired processors when debugging a plurality of processors having different configurations.
複数の異なる構成をしたプロセッサのデバッグを行う際、所望のプロセッサのプログラムのみを同時に停止させることが可能なマルチプロセッサを搭載した半導体集積回路装置を得る。 - 特許庁 - To provide an application interface for multiprocessor, with which plural test code sequences can be simultaneously executed in plural processors by managing the processors to execute prescribed test code sequences.
所定のテストコードシーケンスを実行するプロセッサを管理することによって、複数のプロセッサで同時に複数のテストコードシーケンスを実行可能な、マルチプロセッサのアプリケーションインターフェースを提供する。 - 特許庁 - First to third processors are instructed to perform macro block of each processing object and all the processings of encoding, variable length encoding and local decoding of the macro-block are executed by the processors.
第１〜第３のプロセッサに対して各々処理対象のマクロブロックを指示し、そのマクロブロックの符号化、可変長符号化、局所復号化の全ての処理を、そのプロセッサにおいて行う。 - 特許庁 - In addition, when an unstored update log is received from other processors, the processors 11, 12 update the internal state according to the update log and store the update log.
また、処理装置１１、１２は、他の処理装置から未格納の更新ログを受信すると、その更新ログに基づいて内部状態を高進するとともに、その更新ログをを格納する。 - 特許庁 - To provide an IC card to transfer object information between information processors without considering compatibility between a plurality of information processors, and to provide a program for the IC card.
複数の情報処理装置の互換性を考慮することなく、情報処理装置間で対象情報を通信させることができるＩＣカード及びＩＣカード用プログラムを提供する。 - 特許庁 - To easily register an information processor as an object of distribution when distributing data to many information processors among a plurality of preregistered information processors.
予め登録されている複数の情報処理装置のうちの多くの情報処理装置にデータを配信するときに配信対象となる情報処理装置を簡単に登録する。 - 特許庁 - First and second scopes 30 and 50 are connected to first and second processors 40 and 60 respectively, and the first and second processors 40 and 60 are connected to a switching device 200.
第１および第２スコープ３０、５０を、それぞれ第１及び第２プロセッサ４０、６０に接続させ、第１および第２プロセッサ４０、６０を切替装置２００に接続させる。 - 特許庁 - According to this structure, the context of the logical processors can be acquired in a state where the logical processors are not allocated to the physical processor, and processing such as access and program load can be executed to the logical processors without waiting for a physical processor allocation timing, and the data processing efficiency is improved.
本構成により、論理プロセッサが物理プロセッサに割り当てられていない状況において、論理プロセッサのコンテキストの取得が可能となり、論理プロセッサに対するアクセス、プログラムロードなどの処理を物理プロセッサ割り当てタイミングを待機することなく実行可能となりデータ処理効率が向上する。 - 特許庁 - To provide a support system for the sales of garbage processors capable of automatically accepting, using a public line such as the Internet, applications from those who want to purchase garbage processors for paying a visit to at least one of a plurality of garbage processors currently in operation.
生ごみ処理機の購入を希望している者から現在稼動している複数の生ごみ処理機のうち少なくとも１つを見学するための申込みをインターネットなどの公衆回線を利用して自動的に受け付けることができる生ごみ処理機の販売支援システムを提供する。 - 特許庁 - This data processor 2 is provided with plural packet processors 41-43 and 1st-3rd transmission/reception controllers 51-53 for transmitting packets outputted from the packet processors 41-43 to an IEEE1394 bus 7 are provided for the respective packet processors 41-43.
本発明のデータ処理装置２は複数のパケット処理装置４１〜４３を有し、パケット処理装置４１〜４３から出力されたパケットをIEEE１３９４バス７へと送信する第１〜第３の送受信制御装置５１〜５３が、各パケット処理装置４１〜４３ごとに設けられている。 - 特許庁 - The resources include at least one of: (i) allocated portions of communication bandwidths between the processors 102 and one or more input/output devices 110; (ii) allocated portions of space within a shared memory 106 used by the processors 102; and (iii) sets of cache memory lines used by the processors 102.
リソースは、（i）プロセッサ１０２と入出力デバイス１１０との間の通信バンド幅の割り当て分、（ii）プロセッサ１０２によって使用される共有メモリ１０６内のスペースの割り当て分、および（iii）プロセッサ１０２によって使用されるキャッシュメモリラインのセット、のうち少なくとも一つを含む。 - 特許庁 - In this network system capable of distributing and executing processing in a plurality of information processors connected through a network, each of the information processors sets one information processor connected to the network of these information processors as a master and the others as slaves.
ネットワークを通じて接続された複数の情報処理装置で処理を分散して実行することの可能なネットワークシステムであって、各情報処理装置はそれぞれ、ネットワークに接続されている情報処理装置の一つをマスターとして、その他をスレーブとしてそれぞれ設定する。 - 特許庁 - To shift other processors into a debug mode at the same time that a certain processor shifts into the debug mode so as to observe the condition of all the processors and to solve the problem of discord between a program counter and a register that is caused by the pipeline of the processors by enabling operation to be resumed in the same way as when an entire clock is stopped, even if the processors shift into the debug mode.
あるプロセッサがデバッグモードに移行した場合に、ほかのプロセッサも同時にデバッグモードへ移行することで、すべてのプロセッサの状態を観測可能にすると共に、プロセッサがデバッグモードへ移行しても、クロック全体を停止させた場合と同じように動作を再開でき、プロセッサのパイプラインが原因で発生するプログラムカウンタとレジスタの不一致問題をも解決する。 - 特許庁 - To distribute dispersingly processings in a network constituted of a plurality of information processors.
複数台の情報処理装置によって構成されるネットワークにおいて処理の分散を図る。 - 特許庁 - An optimum processing frequency is set for processors based upon the individual operational characteristics of each processor.
最適処理周波数が各プロセッサの個別動作特性に基づきプロセッサに対してセットされる。 - 特許庁 - To provide a technology capable of easily changing processors taking charge of a logical storage device.
論理記憶装置を担当するプロセッサを容易に変更することのできる技術を提供する。 - 特許庁 - Consequently, a method for changing mode operation of hybrid processors (107-118) of the array is provided.
これにより、アレイのハイブリッドプロセッサ（１０７−１１８）のモード動作を変更する方法を提供する。 - 特許庁 - To solve the problem that an amount of power consumption increases when a plurality of processors operate in a multiprocessor system.
マルチプロセッサシステムにおいて複数のプロセッサが動作すると、電力消費量が増加する。 - 特許庁 - Multiple processors 0, 1 and 2 perform communications 3, 4 and 5 of information while using a shared object 6.
複数のプロセッサ０、１、２が共有オブジェクト６を使用して情報の通信３、４、５を行う。 - 特許庁 - A compressed stream decoding instrument 10 has compressed image stream processors 11 and 12.
圧縮ストリーム復号装置１０は、圧縮映像ストリーム処理部１１及び１２を備えている。 - 特許庁 - The first and second processors 110, 120 share the memory 130 via a data bus 160.
第１及び第２のプロセッサ１１０，１２０は、データバス１６０を介してメモリ１３０を共有する。 - 特許庁 - To efficiently transfer data between processors in a multi-processor having a shared cache memory.
共有キャッシュメモリを有するマルチプロセッサにおいてプロセッサ間のデータの受け渡しを効率良く行う。 - 特許庁 - The positional coordinates of the respective particles are communicated to the specified processors, and calculation information is updated (S116).
各粒子の位置座標を特定プロセッサに通信し、計算情報を更新する（Ｓ１１６）。 - 特許庁 - A second communication network interconnects the image processors, the print drivers and the storage devices.
第２通信ネットワークは該画像プロセサーと、該プリントドライバーと、そして該記憶装置とを相互接続する。 - 特許庁 - The memory 3 is connected to each of the plurality of processors 2-1 to 2-n through a bus 4.
メモリ３は、複数のプロセッサ２−１〜２−ｎの各々にバス４を介して接続されている。 - 特許庁 - An endoscope administration system 30 to administer a plurality of scopes 11 and processors 12 is provided.
複数のスコープ１１及びプロセッサ１２を管理するための内視鏡管理システム３０を設ける。 - 特許庁 - To provide a multiprocessor system having a plurality of processors which can be easily constructed.
複数のプロセッサを持つマルチプロセッサシステムに関し、簡易に構築することができる構成とする。 - 特許庁 - The respective output processors receive the signals addressed to themselves and stores them in memory queues.
出力プロセッサの各々が、自らへ宛てられた信号を受信してメモリ・キューに格納する。 - 特許庁 - A control processor 524 may communicate with the geometry and graphics processors through the communication channel.
制御プロセッサ５２４は、通信チャネルを介してジオメトリプロセッサおよびグラフィックプロセッサと通信できる。 - 特許庁 - The capacitor functional portions 107, 108 are electrically connected to the processors cores 24, 25 respectively.
各キャパシタ機能部１０７，１０８は、各プロセッサコア２４，２５にそれぞれ電気的に接続される。 - 特許庁 - The network repeater includes a plurality of distributed processors, a centralized processor, and a mode switch.
ネットワーク中継装置は、複数の分散処理部と、集中処理部と、モード切替部とを備える。 - 特許庁 - To achieve improvement of performance of a multiprocessor by minimizing a communication time between processors.
プロセッサ間の通信時間を最小化することにより、マルチプロセッサの高性能化を達成する。 - 特許庁 - Information on registers, caches of all the arithmetic processors are output to the second main storage device.
全ての演算処理装置のレジスタ・キャッシュの情報を第２の主記憶装置に出力する。 - 特許庁 - The multi-screen signal processing device has a main graphic processor, and a plurality of sub-graphic processors.
本多画面信号処理装置は主グラフィックプロセッサと複数の副グラフィックプロセッサとを備える。 - 特許庁 - A communication line L interconnects packet processing processors 10-1, 10-k and 10-n in series.
通信ラインＬは、パケット処理プロセッサ１０−１〜１０−ｋ〜１０−ｎを直列接続する。 - 特許庁
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