「Test Design」を含む例文一覧(321)
＜前へ 1 2 3 4 5 6 7 次へ＞- To improve initialization of the cache part of microprocessor design under a test.
テスト中のマイクロプロセッサ設計のキャッシュ部分の初期化を改良する。 - 特許庁 - Ad hoc Testing : Testing carried out using no recognised test case design technique.
臨時テスト：認定されたテストケース設計技法を使わずになされるテスト。 - コンピューター用語辞典 - The test die can be designed according to a design methodology for a test die and a product die that includes a step of concurrently designing test circuitry and product circuitry in a unified design.
該テストダイは、テスト回路及び製品回路を統合化された設計に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論に従って設計可能である。 - 特許庁 - BUSINESS PROCESS TEST DESIGN SUPPORT DEVICE, BUSINESS PROCESS TESTING METHOD AND COMPUTER PROGRAM
ビジネスプロセステスト設計支援装置、ビジネスプロセス試験方法、及びコンピュータプログラム - 特許庁 - ELECTRIC CIRCUIT DESIGN SUPPORT SYSTEM AND DIRECTIONAL RELAY UNIT TEST SUPPORT SYSTEM
電気回路設計支援装置及び方向性継電装置試験支援装置 - 特許庁 - SEQUENTIAL TEST PATTERN GENERATION USING CLOCK CONTROL DESIGN FOR TESTABILITY STRUCTURE
クロック制御式テスト容易化デザイン構成を用いたシーケンシャルテストパターン生成 - 特許庁 - To achieve a design method for facilitating tests which can design an integrated circuit which has optimum size and is superior in processing efficiency and test cost during scan test.
最適な規模を有し、スキャンテストの際の処理効率およびテストコストに優れた集積回路を設計可能なテスト容易化設計方法を得ること。 - 特許庁 - To ensure a sequence strategy for defining a set of limitation applicable to test rod pattern design and positioning a subset of the test rod pattern design.
試験ロッドパターンデザインに適用可能な限界のセットが定義され、試験ロッドパターンデザインのサブセットを位置決めするためのシーケンス戦略が確定される。 - 特許庁 - STORAGE CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT AND DESIGN METHOD DEALING WITH DELAY FAILURE TEST
記憶回路、半導体集積回路及び遅延故障テスト対応設計方法 - 特許庁 - TEST SITE FOR MEASURING ELECTRIC WAVE HAVING MULTIPLE FENCE AND STANDARD DESIGN METHOD THEREOF
多重フェンスのある電波計測用テストサイト及びその標準設計方法 - 特許庁 - The test die may be designed, in accordance with a design methodology (100) for a test die and a product die that includes the step of concurrently designing test circuitry (202A, 402, 404) and product circuitry in a unified design (102).
該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。 - 特許庁 - A design rule deciding part 3 decides the validity/invalidity of the design rule extracted by the design rule extracting part 1 by using a plurality of rule files TRF for test.
デザインルール判定部３は、複数のテスト用ルールファイルＴＲＦを用いて、デザインルール抽出部１で抽出されたデザインルールの正否を判定する。 - 特許庁 - An electronic test system having an object oriented hierarchical structure including classes that allow a test developer to design a desired electronic test system is provided.
試験開発者が所望の電子テストシステムを設計できるクラスを含むオブジェクト指向型階層構造を有する電子テストシステムが提供される。 - 特許庁 - A test data creating part 16 creates appropriate test data per detected operation component on the basis of preregistered design information and test patterns.
テストデータ生成部１６は、予め登録された設計情報及びテストパターンを元に、検出された操作部品ごとに適切なテストデータを生成する。 - 特許庁 - To solve the problem that test design is difficult because attention should be paid to the whole of a test in the case of designing or altering a specified part of a test program.
テストプログラムの特定の部分を設計又は変更する場合に、テスト全体に注意を払わなければならない為、テスト設計が困難である。 - 特許庁 - SCAN TEST DESIGN METHOD, SCAN TEST CIRCUIT, SCAN FLIP-FLOP CIRCUIT, CAD PROGRAM FOR SCAN TEST CIRCUIT INSERTION, LARGE-SCALE INTEGRATED CIRCUIT, AND MOBILE DIGITAL DEVICE
スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ＣＡＤプログラム、大規模集積回路及び携帯デジタル機器 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, TEST METHOD, DESIGN METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT, AND DESIGN SUPPORT PROGRAM OF SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路、テスト方法、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム - 特許庁 - A test specification generation part 101 performs generation processing of the design specification 110 using a design specification template corresponding to a test specification generation rule preliminarily registered in a test specification management repository 103, generates a test code 111 and performs generation processing of a test specification 112 according to the test specification generation rule based on design specification information stored in a design specification information repository 104.
テスト仕様生成部１０１は、テスト仕様管理リポジトリ１０３に予め登録されているテスト仕様生成ルールに対応する設計仕様書テンプレートを用いて設計仕様書１１０の生成処理を行うとともに、設計仕様書情報リポジトリ１０４に格納された設計仕様書情報に基づき、テスト仕様生成ルールに従って、テストコード１１１の生成及びテスト仕様書１１２の生成処理を行う。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, DESIGN SUPPORT SOFTWARE SYSTEM, AND AUTOMATIC TEST PATTERN GENERATION SYSTEM
半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム - 特許庁 - A server 11 receives a constant design document and a test execution time transmitted from a client 10, and collates test item ID written in the constant design document with a test item table, and temporarily stores the test item information including the priority and test time in the table (S193).
サーバー１１は、クライアント１０から送信された定数設計書と試験実施時間を受け取り、定数設計書に記載された試験項目IDと、試験項目テーブルとを照合し、優先度と試験時間を含む試験項目情報を一時テーブルに格納する（S１９３）。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT, BIST CIRCUIT, DESIGN PROGRAM FOR BIST CIRCUIT, DESIGN DEVICE FOR BIST CIRCUIT, AND MEMORY TEST METHOD
半導体集積回路、ＢＩＳＴ回路、ＢＩＳＴ回路の設計プログラム、ＢＩＳＴ回路の設計装置及びメモリのテスト方法 - 特許庁 - To provide a design method for a scan test circuit allowing the inspection of a critical path of a semiconductor integrated circuit by a scan test.
スキャンテストによって半導体集積回路のクリティカルパスの検査を可能にするスキャンテスト回路の設計方法を提供する。 - 特許庁 - PROGRAM DESIGN DEVELOPMENT SUPPORTING DEVICE AND STORAGE MEDIUM STORED WITH TEST SPECIFICATION PREPARATION PROGRAM
プログラム設計開発支援装置およびテスト仕様作成プログラムを格納した記憶媒体 - 特許庁 - AWT employs a thorough design flow from system architecture to system integration and test.
AWTは、システムアーキテクチャからシステムインテグレーションと試験まで、一貫した設計フローを採用している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - SEMICONDUCTOR INTEGRATED CIRCUIT WITH BUILT-IN TEST FUNCTION, STORAGE MEDIUM FOR STORING ELECTRONIC DESIGN DATA COMPRISING TEST CODE GENERATION PROGRAM, TEST METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT, TEST CODE GENERATION AUTOMATIZING METHOD AND ITS PROGRAM
組込みテスト機能付き半導体集積回路、テストコード生成プログラムから成る電子設計データを保存する記憶媒体、該半導体集積回路のテスト方法、テストコード生成自動化方法及びそのプログラム - 特許庁 - To shorten design TAT by responding change of a test method without recalculating the test efficiency each time or adding a process of inserting a new test point.
テスト手法が変更されても、その都度テスト効率を計算し直したり、新たなテストポイントを挿入する工程を追加することなく対応して、設計ＴＡＴを短縮する。 - 特許庁 - A test simplifying design rule judgement unit 160 judges whether a design rule such as a test simplifying rule is satisfies or not on the basis of the logical value of the signal output by using API.
テスト容易化設計ルール判定部１６０では、ＡＰＩを使って出力された信号の論理値を元に、テスト容易化ルールなどの設計ルールを満たしているかどうか判定する。 - 特許庁 - To provide an apparatus that can generate a test model corresponding to test condition by a simple operation and can increase the circuit design efficiency.
この発明は、簡単な操作だけで、テスト条件に応じたテストモデルを生成することができ、回路設計時の効率化が図れる。 - 特許庁 - To achieve a network access management technology that improves reliability and reduces a workload in design or test.
信頼性が高く設計やテストの負担の少ないネットワークアクセス管理技術を実現する。 - 特許庁 - A discriminating step S106 is provided for discriminating whether or not a node needs value fixation in scan test design.
スキャンテスト設計に値固定が必要なノードか否かの判別ステップＳ１０６が設けられる。 - 特許庁 - To provide a method for estimating a test yield to a semiconductor before a design layout.
設計レイアウト前に半導体製品に対するテスト歩留まりを予測する方法を提供する。 - 特許庁 - Since the mechanism is separated from the comparator 15, it is not necessary to design or test any different comparator.
機構は比較器から分離されているので、異なる比較器を設計、試験する必要は無い。 - 特許庁 - To design immersion medium which makes the implementation of a long term test possible and which has the optical property of water.
長期検査の実施を可能にし、水の光学的性質を有する浸漬媒質を設計する。 - 特許庁 - The more complicated the test of an integrated circuit becomes, the more extremely complicated a multi-clock design often becomes.
マルチクロック設計は、集積回路のテストが複雑になると共に、しばしば、非常に複雑化する。 - 特許庁 - To provide a semiconductor circuit device capable of performing an efficient design for a scan test.
スキャンテストに関する効率的な設計を可能とした半導体回路装置を提供すること - 特許庁 - The test of significance is the users' detailed response to the proposed design solutions.
この有意性検定は提案された設計ソリューションに対する利用者の詳細な応答である。 - コンピューター用語辞典 - Based on a test method D102 specified from the outside, data of an unnecessary test point is deleted from the design data stored in the storage device 700 by a test point delete section K104, and design data D103 including no unnecessary test point is output by a data output section K105.
そして、外部から指定されたテスト手法Ｄ１０２に基づいて、記憶装置７００に格納された設計データから、不要なテストポイントのデータがテストポイント削除部Ｋ１０４により削除され、不要なテストポイントを含まない設計データＤ１０３が、データ出力部Ｋ１０５により出力される。 - 特許庁 - To provide a scan path circuit design method or the like which allows a scan path test to be performed for a logic circuit designed by gated clock design.
ゲーティッドクロック設計により設計された論理回路に対してスキャンパステストを実行可能なスキャンパステスト回路設計方法等を提供する。 - 特許庁 - To sufficiently detect a failure of an interface part of a BIST design object circuit with a scan test design object circuit, and automatically generate a test pattern in a semiconductor integrated circuit using both a BIST and a scan test.
ＢＩＳＴとスキャンテストを併用する半導体集積回路において、ＢＩＳＴ設計対象回路とスキャンテスト設計対象回路とのインタフェース部分の十分な故障検出を可能にし、かつテストパターンの自動生成を可能にする。 - 特許庁 - The test factor classification table generating part 12 analyzes design information of a class of software designed by object orientation and generates a test factor that affects the operation of a method of a test object and a model of a test factor classification table that enumerates conditions of the test factor.
テスト因子分類表生成部１２は、オブジェクト指向により設計されたソフトウェアのクラスの設計情報を解析して、テスト対象のメソッドの動作に影響するテスト因子とその条件を列挙したテスト因子分類表の雛型を生成する。 - 特許庁 - The circuit design platform comprises a portal 10, a circuit design tool module 20, a circuit design database connection module 30, a circuit design simulation module 40, an integrated circuit manufacture connection module 50, a circuit test connection module 60 and a management module 70.
ポータル１０と、回路設計ツールモジュール２０と、回路設計データベース接続モジュール３０と、回路設計シミュレーションモジュール４０と、集積回路製造接続モジュール５０と、回路試験接続モジュール６０と、管理モジュール７０とを備える。 - 特許庁 - Design data D101 including circuit data of a test point and information relevant to the test method attached to this test point is input, and design data having undergone code analysis by a design data code analysis section K102 in a data input section K101 is stored in a storage device 700 with a database storage section K103.
テストポイントの回路データと、このテストポイントに付属するテスト手法に関連した情報を含む設計データＤ１０１を入力し、データ入力部Ｋ１０１における設計データコード解析部Ｋ１０２によるコード解析を経た設計データがデータベース格納部Ｋ１０３により記憶装置７００に格納される。 - 特許庁 - In accordance with a result from the convergence test, the material density on the node as the design variable is updated (6).
収束判定の結果に応じて設計変数である節点における材料密度を更新する（６）。 - 特許庁 - SEMICONDUCTOR INTEGRATED CIRCUIT WITH DESIGN FOR TEST FACILITATION, AND FAULT LOCATION DIAGNOSING METHOD THEREFOR
検査容易化設計の半導体集積回路および半導体集積回路の故障箇所診断方法 - 特許庁 - According to the present invention, a design method for semiconductor integrated circuit based on TPI (test point insertion) technique is provided.
本発明によれば、ＴＰＩ手法に基づく半導体集積回路の設計方法が提供される。 - 特許庁 - The design support server 3 receives actual measurement data from the terminal 1 of the person in charge of design about a test indicated by the read test information, determines whether the actual measurement data satisfies an acceptability criterion by comparing the actual measurement data with acceptability criteria data included in the read test information and transmits a determination result to the terminal 1 of the person in charge of design.
設計支援サーバ３は、読み出した試験情報が示す試験について、実測値データを設計担当者端末１から受信し、読み出した試験情報に含まれる合格基準データと比較して、実測値データが合格基準を満たすかを判定し、判定結果を設計担当者端末１に送信する。 - 特許庁 - PROGRAM FOR SUPPORTING TEST-FACILITATING DESIGN OF SEMICONDUCTOR INTEGRATED CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT
半導体集積回路のテスト容易化設計を支援するためのプログラムおよび半導体集積回路 - 特許庁 - Cryptography Research will develop software to generate test vectors for the chip for testing before the design is sent to the fab.
Cryptography Research は、チップデザインがファブリケーションに送られる前にチップをテストするための、テストベクトル生成ソフトを書く。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - To easily check the wiring structure of a printed circuit board equipped with a test pad without changing any conventional design process and increasing design costs.
従来の設計工程を変えることなく、さらに、設計コストを上げることもなく、テストパッドを備えたプリント基板の配線構造を簡単にチェックする。 - 特許庁 - To provide a generating method for a control system design model for a float which can easily obtain the control system design model for the float without conducting a test, etc.
浮体の制御系設計モデルを試験等を実施することなく容易に得ることが可能な浮体の制御系設計モデルの作成方法を提供する。 - 特許庁
- 特許庁
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- 日英対訳文対応付けデータ
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- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
邦題：『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』 - This work has been released into the public domain by the copyright holder. This applies worldwide.
日本語版の著作権保持者は ©1999
山形浩生<hiyori13@alum.mit.edu>である。この翻訳は、全体、部分を問わず、使用料の支払いなしに複製が認められる。
- 原題：”Cracking DES: Secrets of Encryption Research, Wiretap Politics, and Chip Design ”
